形成半导体器件的方法与流程

本发明的实施例涉及形成半导体器件的方法。

背景技术：

半导体集成电路(ic)产业已经经历了快速发展。ic设计和材料上的技术进步已产生了一代又一代ic，其中，每一代都具有比前一代更小和更复杂的电路。在ic演化的过程中，功能密度(即，单位芯片面积上互连器件的数量)已普遍增加，同时几何尺寸(即，使用制造工艺创建的最小组件(或线))减小。

该按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。这种按比例缩小还增加了处理和制造ic的复杂度。为了实现这些进步，需要ic处理和制造中的类似发展。尽管制造ic器件的现有方法通常能满足其预期目的，但是这些方法不能在所有的方面完全令人满意。例如，当在制造期间不保持衬底的足够的平坦性时出现了挑战。

技术实现要素：

本发明的实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成具有第一应力类型和第一应力强度的第一膜；以及在所述第一膜上方形成具有第二应力类型和第二应力强度的第二膜，其中，所述第二应力类型不同于所述第一应力类型，其中，所述第二应力强度在值上类似于所述第一应力强度。

本发明的又一实施例提供了一种形成半导体器件的方法，包括：提供具有成像传感器元件的衬底；在所述衬底上方形成一对膜，所述一对膜包括具有第一值的压缩应力的第一膜和具有第二值的拉伸应力的第二膜，其中，所述第一值类似于所述第二值，其中，所述第二膜补偿由所述第一膜对所述衬底的非平坦性的应力引起的影响；在所述一对膜上方形成图案化的光刻胶层，所述图案的光刻胶层具有与所述成像传感器元件对准的开口；以及穿过所述开口蚀刻所述一对膜以形成沟槽和包括所述一对膜的柱。

本发明的又一实施例提供了一种形成半导体器件的方法，包括：形成具有第一应力值的压缩应力的第一膜和具有拉伸应力和第二应力值且位于所述第一膜上方的第二膜，其中，所述第二应力值和所述第一应力值相同，其中，所述第二膜补偿由所述第一膜对所述衬底的非平坦性的应力引起的影响；以及通过光刻工艺和蚀刻工艺图案化一对膜。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据一些实施例构建的用于制造半导体器件的示例性方法的流程图。

图2是根据一些实施例的结构的截面图。

图3a是根据一些实施例的示例性半导体器件的截面图。

图3b是根据一些实施例的根据各种实施例构造的能量色散x射线谱(edx)的光谱。

图4、图5a、图5b、图6、图7、图8是根据一些实施例的示例性半导体器件的截面图。

图9是根据本发明的一些实施例的半导体衬底的另一实施例的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

图1是根据本发明的一些实施例的制造一个或多个半导体器件的方法100的流程图。方法100是实例，并且不旨在将本发明限制于权利要求中明确列举的那些。可在方法100之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可替换、消除或重新定位所描述的一些操作。下文中详细地讨论方法100，包括参考图2示出的半导体器件300和根据图3a至图8进行的处理。方法100可以进一步部分地应用于形成图9示出的半导体器件900。

如将示出的，半导体器件300包括图像传感器器件。这不必将实施例限制为器件的任何类型、器件的任何数量、区域的任何数量，或超出要求保护的结构或区域的任何配置。例如，所提供的主题可以应用在制造平面场效应晶体管(fet)器件、finfet器件、多栅极fet器件和微机电系统(mems)器件。此外，半导体器件300可以是在ic或其部分的处理期间制造的中间器件，ic或其部分可以包括静态随机存取存储器(sram)和/或其他逻辑电路，诸如电阻器、电容器和电感器的无源组件，以及诸如p型fet(pfet)、n型fet(nfet)、金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极结晶体管、高压晶体管、高频晶体管、其他存储器单元和它们的组合的有源组件。

参考图1，通过接收或提供半导体器件在步骤102处开始方法100。应当注意，图2至图6是使用的特别涉及具有结合在一起的两个衬底并且包括图像传感器的器件的示例性实施例。然而，应当理解，本发明的方法和器件还可以应用于包括接合的衬底和单个衬底的不同的衬底。例如，在实施例中，在具有形成在其上的一个或多个半导体器件的半导体衬底(例如，背侧)上形成下文中详细讨论的snf堆叠件。该衬底可以接合至另一结构，或者当应用层时可以是单个的独立衬底。

使用图2作为实例，提供半导体器件300。初始结构300可以包括堆叠在第二半导体器件结构204的顶部上的第一半导体器件结构202。在一些实施例中，第一半导体器件结构202和/或第二半导体器件结构204处于晶圆形式。在一些实施例中，第一半导体器件结构202和/或第二半导体器件结构204之前已被分割成单独的组件(例如，管芯)。

在实施例中，第一半导体器件结构202包括诸如背侧照明图像传感器(bsi)、互补金属氧化物半导体(cmos)图像传感器(cis)、电荷耦合器件(ccd)、有源像素传感器(aps)或无源像素传感器的图像传感器。可以通过本领域已知的互补金属氧化物半导体(cmos)工艺技术制造图像传感器。在实施例中，第二半导体器件结构204包括诸如晶体管、电容器、电阻元件、微机电系统(mems)器件和/或其他半导体器件的半导体器件。在实施例中，第二半导体器件结构204包括专用集成电路(asic)器件。在实施例中，第二半导体器件结构204是载体衬底或晶圆。在实施例中，载体衬底是玻璃。

第一半导体器件结构202和第二半导体器件结构204可以通过合适的接合技术(诸如直接接合)接合在一起。根据一些实施例，在直接接合工艺中，可通过金属至金属接合(例如，铜至铜接合)、电介质至电介质接合(例如，氧化物至氧化物接合)、金属至电介质接合(例如，铜至氧化物接合)或它们的任何组合来实施第一半导体器件结构202和第二半导体器件结构204之间的连接。在一些实施例中，第一半导体器件结构202和第二半导体器件结构204通过合适的三维结构彼此连接。在接合工艺中还可以使用粘合层。另外，可以实施削薄工艺以削薄任一或两个半导体结构。削薄工艺可包括例如在接合之前或之后施加到结构的表面(例如，背面)的机械研磨工艺和/或化学削薄工艺。

第一半导体器件结构202可以包括具有正面214和背面216的衬底210(图2中示出了上下颠倒的位置，然而，应当注意，本发明中的所有相关术语并不意味着绝对方向，而是仅用于便于参考和描述关系配置)。在实施例中，衬底210包括块状硅衬底。可选地，衬底210可包括诸如晶体结构的硅或锗的元素半导体；诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；或它们的组合。衬底210的可能实例还包括绝缘体上硅(soi)衬底。通过注氧隔离(simox)、晶圆接合和/或其他合适的方法制造soi衬底。因此，一些示例性衬底210还包括绝缘体层。绝缘体层包括任何合适的材料，其包括氧化硅、蓝宝石和/或它们的组合。示例性绝缘体层可以是埋氧层(box)。通过诸如注入(例如，simox)、氧化、沉积和/或其他合适的工艺的任何合适的工艺形成绝缘体。在一些示例性衬底210中，绝缘体层是绝缘体上硅衬底的组件(例如，层)。

衬底210可以包括形成在衬底上和/或中(例如，在块状硅衬底或soi衬底上和/或中)的各种部件。例如，衬底210可包括各种掺杂区。掺杂区可以掺杂有诸如硼或bf2的p型掺杂剂；诸如磷或砷的n型掺杂剂；或它们的组合。可在衬底210上以p阱结构、n阱结构、双阱结构的形式，或使用凸起结构直接形成掺杂区。衬底210还可以包括诸如配置为用于n型mos晶体管器件的区域和配置为用于p型mos晶体管器件的区域的各种有源区。衬底210还可包括各种隔离部件。该隔离部件分离衬底210中的各种器件区。隔离部件可包括通过使用不同的处理技术所形成的不同结构。例如，隔离部件包括浅沟槽隔离(sti)部件。sti的形成可包括：在衬底210中蚀刻沟槽，并且用诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。填充的沟槽可以具有诸如具有填充沟槽的氮化硅的热氧化物衬垫层的多层结构。可实施化学机械抛光(cmp)以回抛光多余的绝缘材料并且平坦化隔离部件的顶面。

上文中所讨论的位于第一半导体器件结构202上的组件可以包括在设置在第一半导体器件结构202上和/或中的各种无源和有源微电子组件中。这些组件可以包括图像传感器元件220(还称为像素)和对应的电路元件230。在实施例中，电路元件230包括设置在第一半导体器件结构202上的外围电路元件。传感器元件220检测朝向衬底210的背面216的辐射的强度(亮度)。在图2中，传感器元件220配置为与诸如红色(r)、绿色(g)或蓝色(b)光波长的特定光波长相对应。换言之，传感器元件220配置为检测特定光波长的强度(亮度)。在一些实施例中，传感器元件220配置为像素阵列中的像素。

传感器元件220可以包括诸如光电二极管的光电检测器，其包括分别检测红、绿和蓝光波长的强度(亮度)的光感测区(或光敏区)220r、220g和220b。光感测区(或光敏区)220r、220g和220b可以包括具有形成在衬底210中的n型和/或p型掺杂剂的掺杂区。在一些实施例中，光感测区220r、220g和220b是通过诸如扩散和/或离子注入的方法形成的n型掺杂区。

传感器元件220还包括诸如传输晶体管、复位晶体管、源极跟随器晶体管、选择晶体管、其他合适的晶体管或它们的组合的各种晶体管。各种晶体管可以包括p沟道场效应晶体管(pfet)、n沟道fet(nfet)、金属氧化物半导体场效应晶体管(mosfet)、cmos晶体管、finfet、高压晶体管、高频晶体管、双极结晶体管和/或其他合适的器件。光感测区220r、220g和220b以及各种晶体管(其可以统称为像素电路)允许传感器元件220检测特定光波长的强度。可以向传感器元件220提供额外的电路、输入和/或输出，从而为传感器元件220提供操作环境和/或支持与传感器元件220的通信。该电路可以考虑在像素中或在衬底210的外围区域中。

图2示出示例性晶体管元件230。晶体管元件230可以代表上文中讨论的像素电路的晶体管，和/或代表外围电路元件。外围电路元件可以包括一种或多种场效应晶体管。例如，外围电路元件包括p沟道场效应晶体管(pfet)、n沟道fet(nfet)、金属氧化物半导体场效应晶体管(mosfet)、cmos晶体管、finfet、高压晶体管、高频晶体管、双极结晶体管、电阻器、电容器、二极管、熔丝、其他合适的器件和/或它们的组合。在一些实施例中，可操作外围电路元件以连接或控制图像传感器元件220。在一个实例中，外围电路区包括物理上不位于包括图像传感器元件的像素阵列区内的外围电路元件，而是替代地，以半导体管芯的外围为边界，在其上制造图像传感器元件220。

半导体器件结构202可以包括形成在衬底210的正面214上方的介电(例如，层间介电(ild))层240，从而用于电隔离的目的。ild层240可以包括二氧化硅、氮化硅、氮氧化硅、teos氧化物、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、氟掺杂的氧化硅玻璃(fsg)、碳掺杂的氧化硅、无定形氟化碳、聚对二甲苯、聚酰亚胺、其他合适的材料和/或它们的组合。形成ild层240的常用方法包括热氧化、化学汽相沉积(cvd)、高密度等离子体cvd(hdp-cvd)、物理汽相沉积(pvd)、原子层沉积(ald)、旋涂沉积/或其他合适的沉积工艺。在实施例中，ild层240可以包括由不同的介电材料(包括上文中讨论的那些)制成的多个层。

第一半导体器件结构202还可以包括形成在衬底210上方并且配置为适当地连接形成在衬底210中或上的各种部件的互连部件(未示出)，从而产生功能设计电路。例如，互连部件包括具有形成在多个金属层上的水平金属线的多层互连件(mli)和将不同金属层的金属线或金属线垂直地连接至衬底210的接触件/通孔部件。在实施例中，在ild层240中形成互连部件。

可将额外的部件合并入第一半导体器件结构202，并且对于第一半导体器件结构202的其他实施例，可以替代或消除上文中描述的一些部件。

与第一半导体器件结构202相比，第二半导体器件结构204可以包括类似的或不同的元件。例如，在实施例中，第二半导体器件结构204可以包括具有表面252和254的衬底250、主元件260、外围元件270和介电层280。可将额外的部件合并入第二半导体器件结构204，并且对于第二半导体器件结构204的其他实施例，可以替代或消除上文中描述的一些部件。在实施例中，省略了第二半导体器件结构204。应当注意，在一些实施例中，第二半导体器件结构204实际上可以不包括半导体器件(例如，处理晶圆)。

在实施例中，在衬底210的背面216上方形成一个或多个材料层(称为材料层的堆叠)。取决于材料层形成期间的材料层的类型、厚度和接收条件，材料层的复合应力可以是压缩的或拉伸的。该应力的引入可以导致器件300和/或半导体器件结构202具有不可接受的非平坦性(例如，凸形、凹形或其他畸变)。非平坦性可能在后续工艺中导致不利影响，诸如在后续光刻图案化工艺中用于图案化一个或多个材料层的覆盖误差。覆盖是半导体衬底(诸如，例如晶圆)的两层或多层之间的相对位置。随着半导体工艺演化以提供较小的临界尺寸，以及器件在尺寸上减小并且在包括层数的复杂性上增加，层之间的对准精度对于器件的质量、可靠性和产量变得越来越重要。因此，本发明提供了形成应力中和膜对(或膜堆叠件)以减少膜形成应力引起的半导体器件300的非平坦性的方法。

参照图1和图3a，然后方法100进行至步骤104，在衬底210的背面216上方形成应力中和膜(snf)堆叠件310。在本实施例中，snf堆叠件310包括第一膜312(或第一组膜)和第二膜314(或第二组膜)。第一膜312具有第一类型的膜应力和第一膜应力强度(还称为应力值)，而第二膜314具有第二类型的膜应力和第二膜应力强度(还称为应力值)。第二类型的膜应力不同于第一类型的膜应力；特别地，第二类型的膜应力与第一类型的膜应力相反。例如，在实施例中，第一膜312和第二膜314中的一个具有/提供压缩应力，并且第一膜312和第二膜314中的另一个具有/提供拉伸应力。在一个实施例中，第一类型的膜应力具有压缩应力，而第二类型的膜应力是拉伸应力。在实施例中，由数字(或值)和方向(例如，+/－)表示的力/面积提供应力。第一膜312的应力(每单位面积的力)可以是正值(数)x；第二膜314的应力(每单位面积的力)可以是负值(数)x，这里正是拉伸应力，负是压缩应力，x是应力值(例如，力/面积)。例如，x可以是以mpa为单位的值。在实施例中，第一312和第二膜314的应力值(还称为强度)是在10％内的数，而符号(或方向)是相反的(例如，分别为+和－)。在实施例中，第一膜312和第二膜314的应力强度(或值)大致相同，而符号(或方向)相反(例如，分别为+和－)。大致相同的强度包括完全相同和在几个百分比变化(例如，＜5％)内的那些强度。

在本实施例中，控制第一膜312和第二膜314的形成期间的类型、厚度和接收条件，从而使得第二膜应力强度的值与第一膜应力强度的值大致相同，但是在相反的方向上。换言之，第二膜应力补偿(或中和)第一膜应力。结果，形成snf堆叠件，其使得由应力引起的对半导体器件300的平坦性的不利影响最小化。

因此，在实施例中，在沉积第二膜(例如，314)之前，可能存在来自第一膜(例如，312)的沉积的在器件202的表面216上展现的应力。在沉积第二膜(例如，314)时，然后减少或在一些实施例中消除了在表面216上展现的应力。这是因为在一些实施例第二膜的相反类型的应力用于中和由第一膜提供的应力。

snf堆叠件310可以由导电材料、介电材料和/或其他合适的材料制成。导电材料的实例可以包括钨(w)、铜、铜合金、铜锰(cumn)、铜铝(cual)、铜硅(cusi)、铝(al)和/或其他合适的金属材料。介电材料的实例可以包括氮化硅、碳化硅和/或其他合适的材料。可以通过pvd、cvd、ald、电镀和/或它们的组合形成snf堆叠件310。

在一些实施例中，第一膜312和第二膜314是由不同沉积技术形成的相同材料。在实施例中，snf堆叠件310包括一对金属层。

在实施例中，snf堆叠件310包括通过第一方法形成的第一钨(w)层312和通过第二方法形成的第二w层314。在实施例中，第一种方法是pvd和cvd中的一种，第二种方法是pvd和cvd中的另一种。在实施例中，pvdw层312具有压缩应力，并且cvdw层314具有拉伸应力。通过选择膜沉积的条件和厚度，提供pvdw层312的膜应力强度或值基本类似于cvdw层314的膜应力强度或值，提供的应力强度在相反的方向(+/－)上。在一个实施例中，cvdw层314的厚度与pvdw层312相同。例如，厚度可以是约

在一个实施例中，在衬底210的背面216上方沉积pvdw层312，并且在pvdw层312上方沉积cvdw层314。在又一实施例中，在层312和层314之间存在直接界面。在另一实施例中，在衬底210的背面216上方沉积cvdw层314，并且在cvdw层314上方沉积pvdw层312。再次在又一实施例中，层312和314之间存在直接界面。

在实施例中，层312或314中的一个是使用cvd形成的钨层。通过使用六氟化钨(wf6)前体形成cvdw层(例如，314)。结果，所得的cvdw层具有包含氟的组成。如图3b所示，通过在能量色散x射线谱(edx)的光谱中示出的氟峰来说明。在图3b中，水平轴是能量(kev)，垂直轴是edx信号，并且氟峰在约0.677kev处显示，且标记为“f(k)”。

可选地，在一些实施例中，第一膜312和第二膜314是不同的材料。可以选择材料(它们的厚度，它们的沉积方法)以提供类似的应力强度或值，但是是在上文中所讨论的相反方向上。

再次参考图3a，在一些实施例中，在形成snf堆叠件310之前，在衬底210的背面216上方形成抗反射涂(arc)层302，并且在barc层302上方形成介电层304。在诸如snf堆叠件310包括金属层的实施例中，在介电层304上方形成阻挡层306，以防止与snf堆叠件310的相互扩散和反应。arc层302可以包括氮化物材料、有机材料；氧化物材料等。介电层304可以包括氧化硅、氮氧化硅和/或其他合适的介电层。阻挡层306可以包括钛(ti)、氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化钛硅(tisin)或氮化钽硅(tasin)。可以通过pvd、cvd、金属有机化学汽相沉积(mocvd)和ald、和/或其他合适的技术来形成层302、304和306中的一个或多个。

参考图1和图4，通过在snf堆叠件310上方形成图案化的光刻胶层410来将方法100进行至步骤106。图案化的光刻胶层410具有多个开口415，并且每个开口415与相应的光感测区220r、220g和220b对准。在一些实施例中，通过光刻工艺形成图案化的光刻胶层410。示例性光刻工艺可以包括形成光刻胶层，通过光刻曝光工艺曝光光刻胶层，实施曝光后烘焙工艺，以及显影光刻胶层以形成图案化的抗蚀剂层。

如前所述，期望在具有可接受的平坦性的衬底上方形成图案化的光刻胶层，以减少过度误差。就此而言，形成snf堆叠件，其使得由应力引起的对半导体器件300的平坦性的不利影响最小化。这又使得由半导体器件300的非平坦性引起的覆盖误差(在开口415和光感测区220r、或220g或220b之间)最小化。

参考图1和图5a，方法100进行至步骤108，蚀刻snf堆叠件310以形成栅格沟槽510和栅格(或柱)520。在包括额外层的实施例中，还可以蚀刻额外层。例如，可蚀刻阻挡层306和第一介电层304的部分以穿过开口415形成栅格沟槽510和栅格520。在一些实施例中，每个栅格沟槽510与相应的光感测区220r、220g和220b(垂直地)对准。例如，形成栅格沟槽510，从而使得相应的光感测区在沟槽510的边界内对准。

用于形成栅格沟槽的蚀刻工艺可以包括湿蚀刻、干蚀刻和/或它们的组合。蚀刻工艺可包括干蚀刻、湿蚀刻、和/或它们的组合。例如，干蚀刻工艺可以采用含氟气体(例如，cf4、sf6、ch2f2、chf3和/或c2f6)、含氯气体(例如，cl2、chcl3、ccl4和/或bcl3)、含溴气体(例如，hbr和/或chbr3)、含碘气体和/或其他合适的气体和/或等离子体，和/或它们的组合。作为另一个实例，湿蚀刻工艺可以包括在以下蚀刻剂中的蚀刻：稀释的氢氟酸(dhf)；氢氧化钾(koh)溶液；氨水；含有氢氟酸(hf)、硝酸(hno3)、乙酸(ch3cooh)的溶液；具有nh4oh、h2o2和h2o和/或其他合适的湿蚀刻剂的标准清洁溶液(sc1)。在一些实施例中，控制蚀刻深度，从而使得介电层304的部分保留为栅格沟槽520的底部。使用图案化的光刻胶和/或相关联的硬掩模层作为掩模元件来蚀刻栅格沟槽510。

如图5b所示，在形成栅格沟槽510和栅格520之后，通过诸如湿剥离和/或等离子体灰化的适当的工艺去除图案化的光刻胶层410。因此，在示例性实施例中，形成栅格520，从而使得其具有作为其底部的第一介电层304、作为其上部的snf堆叠件310。

参照图1和图6，然后方法100进行至步骤110，用介电层610填充栅格沟槽510。介电层610可以在包括在栅格520上方的栅格沟槽510之上延伸。介电层610可以包括二氧化硅、氮化硅、氮氧化硅、teos氧化物、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、氟掺杂的氧化硅玻璃(fsg)、碳掺杂的氧化硅、无定形氟化碳、聚对二甲苯、聚酰亚胺、其他合适的材料和/或它们的组合。介电层610还可以包括诸如hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、二氧化铪-氧化铝(hfo2-al2o3)合金、其他合适的高k介电材料和/或它们的组合的高k介电材料。可以通过cvd、pvd、ald、旋涂沉积和/或其他合适的沉积工艺来沉积介电层610。

参考图1和图7，通过在介电层610内形成沟槽620来将方法100进行至步骤112。在实施例中，沟槽620与相应的光感测区220r、220g和220b(垂直地)对准。在一些实施例中，通过在介电层610上方形成图案化的光刻胶层，然后通过图案化的光刻胶层蚀刻介电层610来形成沟槽620。在实施例中，控制蚀刻深度，从而使得介电层610的部分保留为介电沟槽620的底部。蚀刻工艺可以包括湿蚀刻、干蚀刻和/或它们的组合。

参考图1和图8，通过在衬底210的背面216上方形成滤色镜710和微透镜720来将方法100进行至步骤114。在一些实施例中，每个滤色镜710与相应的光感测区220r、220g和220b对准。滤色镜710设计为使得每个滤镜通过预定波长的光。例如，与光感测区220r对准的滤色镜710可以配置为将红色波长的可见光过滤到光感测区220r；与光感测区220g对准的滤色镜710可以配置为将绿色波长的可见光过滤到光感测区220g；或者与光感测区220b对准的滤色镜710可以配置为将蓝色波长的可见光过滤到光感测区220b。滤色镜710包括任何合适的材料。在实例中，滤色镜710包括用于滤出特定频带(例如，期望的光的波长)的染料基(或颜料基)聚合物。可选地，滤色镜710可以包括具有彩色颜料的树脂或其他有机基材料。

在本实施例中，设置在衬底210的背面216上方的微透镜720与传感器元件220的相应光感测区220r、220g和220b对准。在一些实施例中，在滤色器710上方设置微透镜720。微透镜720可以与传感器元件220和滤色镜710处于各种位置布置，从而使得微透镜720将入射的入射辐射聚焦在传感器元件220的相应的光感测区220r、220g和220b上。微透镜720包括合适的材料，并且可以具有各种形状和尺寸，这取决于用于微透镜的材料的折射率和/或微透镜和传感器元件220之间的距离。可选地，滤色镜710和微透镜720的位置可以颠倒，从而使得微透镜720设置在衬底210的背面216和滤色镜710之间。在本实施例中，通过诸如沉积和图案化的合适的工艺形成滤色镜710和微透镜720。

再次参考图8，在操作中，半导体器件300设计为接收朝向衬底210的背面216传输的辐射810。在所描述的实施例中，入射辐射810是可见光。可选地，辐射810可以是红外(ir)、紫外(uv)、x射线、微波、其他合适的辐射类型或它们的组合。微透镜720将入射辐射810引导至相应的滤色镜710。然后，光穿过滤色镜710至对应的传感器元件220，具体地至对应的光感测区220r、220g和220b。更有效地允许光(例如，红色、绿色和蓝色光)的期望波长穿过至传感器元件220的相应光感测区220r、220g和220b。当暴露于光时，传感器元件220的光感测区220r、220g和220b产生并积累(收集)电子，电子可转换为电压信号。

半导体器件300可以包括通过后续处理形成的额外的部件。在方法100之前、期间和之后可以提供额外的步骤，并且对于方法100的额外的实施例，可以替代、消除或转移这些步骤。

现参考图9，示出的是半导体器件900。器件900可以包括衬底210。衬底210可以是诸如硅衬底的半导体衬底。在其他实施例中，半导体衬底201，衬底可以可选地或额外地包括诸如锗(ge)、硅锗(sige)、碳化硅(sic)、砷化镓(gaas)、金刚石、砷化铟(inas)、磷化铟(inp)、碳化硅锗(sigec)和磷化镓铟(gainp)、和/或其他合适的材料的其他合适的半导体材料。衬底210可以具有设置在其上的半导体器件的部件的任何数量，包括与平面块状金属氧化物半导体场效应晶体管(mosfet)、诸如finfet器件的多栅极晶体管(平面或垂直)、全环栅(gaa)器件、欧米茄栅极(ω栅极)器件或pi栅极(π栅极)器件以及应变的半导体器件、绝缘体上硅(soi)器件、部分耗尽的soi器件、完全耗尽的soi器件或本领域已知的其他器件相关联的那些部件。衬底210可以包括诸如mem器件、电容器、电阻器、图像传感器、lcd器件和/或其他合适的器件的其他器件。

器件900包括层312和314，其可以大致类似于上文中所讨论的。例如，层312可以包括一起彼此中和(例如，压缩和拉伸)的应力。可以使用包括上文中所讨论的光刻方法来图案化层312和314。可以在层312和314上和/或下方形成额外的层，包括上文中所讨论的。在一些实施例中，如上文中所讨论的，层312和314用于减小引入到衬底210的累积应力，例如提供用于衬底210的相对“平坦性”。

基于上文，可以看出，本公开提供了形成膜堆叠件的方法，其使得由应力引起的对衬底的平坦性的不利影响最小化。所采用的方法形成一对膜，其具有相反的应力类型和相同的应力强度(值)。该方法展示了抑制由膜应力引起的对衬底的平坦性的不利影响。在一些实施例中，该方法使由衬底的非平坦性导致的覆盖误差最小化。

本发明提供了制造半导体器件的许多不同的实施例，这些实施例提供了相对于现有方法的一种或多种改进。在一个实施例中，用于制造半导体器件的方法包括在衬底上方形成具有第一膜应力类型和第一膜应力强度的第一膜，以及在第一膜上方形成具有第二膜应力类型和第二膜应力强度的第二膜。第二膜应力类型不同于第一膜应力类型。第二膜应力强度与第一膜应力强度大致相同。第二膜补偿由第一膜对衬底的非平坦性的应力引起的影响。

在上述方法中，其中，所述第一应力类型是压缩应力，而所述第二应力类型是拉伸应力。

在上述方法中，其中，所述第一应力类型是拉伸应力，而所述第二应力类型是压缩应力。

在上述方法中，其中，所述第一膜和所述第二膜包括钨(w)。

在上述方法中，其中，所述第一膜和所述第二膜包括钨(w)，通过使用物理汽相沉积来沉积钨以形成所述第一膜，并且通过使用化学汽相沉积来沉积钨以形成所述第二膜。

在上述方法中，还包括：在所述第二膜上方形成图案化层；以及使用所述图案化层作为掩模元件蚀刻所述第二膜和所述第一膜。

在上述方法中，还包括：在所述衬底上形成图像传感器元件。

在又一实施例中，方法包括提供了具有成像传感器元件的衬底，在衬底上方形成一对膜。该对膜包括具有压缩应力和第一膜应力强度的第一膜，和具有拉伸应力和第二膜应力强度的第二膜。第二膜应力强度与第一膜应力强度大致相同，并且第二膜补偿由第一膜对衬底的非平坦性的应力引起的影响。该方法还包括在该对膜上方形成图案化的光刻胶层。图案化的光刻胶层具有与成像传感器元件对准的开口。该方法还包括穿过开口蚀刻该对膜以形成沟槽和柱。

在上述方法中，其中，在所述衬底上方形成所述第一膜，并且在所述第一膜上直接形成所述第二膜。

在上述方法中，其中，在所述衬底上方形成所述第二膜，并且在所述第二膜上直接形成所述第一膜。

在上述方法中，其中，所述第一膜和所述第二膜包括钨(w)。

在上述方法中，其中，所述第一膜和所述第二膜包括钨(w)，通过钨的物理汽相沉积形成所述第一膜，并且通过钨的化学汽相沉积形成所述第二膜。

在上述方法中，还包括在形成所述一对膜之前，在所述衬底上方形成抗反射涂(arc)层；以及在所述抗反射涂层上方形成介电层。

在上述方法中，还包括在形成所述一对膜之前，在所述衬底上方形成抗反射涂(arc)层；以及在所述抗反射涂层上方形成介电层，穿过所述开口蚀刻所述一对膜以形成所述沟槽和所述柱包括蚀刻所述介电层的部分，其中，所述柱的下部由所述介电层形成。

在上述方法中，还包括：在所述沟槽和所述柱上方形成介电层；以及在所述介电层上方形成滤色镜和微透镜，其中，所述滤色镜和所述微透镜与所述成像传感器元件对准。

在又一实施例中，方法包括在衬底上方形成一对膜。该对膜包括具有压缩应力和第一膜应力强度的第一膜，和具有拉伸应力和第二膜应力强度且位于第一膜上方的第二膜。第二膜应力强度与第一膜应力强度大致相同，并且第二膜补偿由第一膜对衬底的非平坦性的应力引起的影响。该方法还包括通过光刻工艺和蚀刻工艺图案化该对膜。

在上述方法中，其中，在衬底上方形成所述第一膜，并且在所述第一膜上方形成所述第二膜。

在上述方法中，其中，在所述衬底上方形成所述第二膜，并且在所述第二膜上方形成所述第一膜。

在上述方法中，其中，通过物理汽相沉积(pvd)来形成所述第一膜并且通过化学汽相沉积(cvd)来形成所述第二膜。

在上述方法中，其中，通过物理汽相沉积(pvd)来形成所述第一膜并且通过化学汽相沉积(cvd)来形成所述第二膜，所述第一膜是物理汽相沉积的钨(w)膜并且所述第二膜是化学汽相沉积的w膜。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。