半导体集成电路器件及其制造方法、以及印刷板与流程

相关申请的交叉引用

本申请是基于并且要求2016年6月1日提交的日本专利申请no.2016-110096的优先权的权益，通过引用将该公开的全部内容并入本文。

本申请涉及半导体集成电路器件、印刷板和半导体集成电路器件的制造方法

背景技术：

已经开发了使能够三维安装的组件内置板(componentbuilt-inboard)。例如，dainipponprinting有限公司的“b2it板和组件内置板”、[在线]、[2016年6月1日搜索]、因特网<url:http://www.dnp.co.jp/about/business/fine/product5.html>公开了组件内置板的制造方法，其中，腔室被形成在多层互联板中，并且电子组件被安装在腔室中。

技术实现要素：

为了在移动终端等中使用，具有减小至大约100μm至400μm的范围内的厚度的组件内置板还在处于开发中。另一方面，如果组件内置板被安装在车辆等上，则板必须被形成为具有大约800μm的大厚度，以便防止翘曲。这导致的问题是要在板的主表面中的一个上安装的电子组件的数目变大，使得仅能够从主表面电连接这些电子组件，以及在腔室的深度上的增加导致要被安装的电子组件的安装精度变差。

因此，需要提供即使当组件内置板的厚度增加时，在布线容量和电特性上也是优异的半导体集成电路器件、印刷板和半导体集成电路器件的制造方法。

要通过本发明的新颖特征解决的其它问题通过以下描述和附图将会变得显而易见。

根据一方面，半导体集成电路器件包括：组件内置板，在该组件内置板中至少堆叠第一芯层、第二芯层、粘附层和布线层，在该第一芯层上安装第一电子组件，在该第二芯层上安装第二电子组件，该粘附层被布置在第一芯层和第二芯层之间；第三电子组件，该第三电子组件被安装在组件内置板的第一芯层侧中，并且通过布线层被电连接至第一电子组件和第二电子组件中的至少一个；以及外部连接端子，该外部连接端子被形成在组件内置板的第二芯层侧中，并且通过布线层被电连接至第一电子组件和第二电子组件中的至少一个。

通过混合集成电路器件，或半导体模块、印刷板的制造方法、半导体集成电路器件等替代上述方面的半导体集成电路器件也有效地作为本发明的一个方面，该混合集成电路器件是由半导体芯片、电子组件(无源组件)、基板等组成。

根据上述方面，能够提供半导体集成电路器件、印刷板和半导体集成电路器件的制造方法，即使当组件内置板的厚度增加时，其在布线容量和电特性上也是优异的。

附图说明

从结合附图的以下详细的描述中，本发明的以上和其它的方面、优势和特征将变得更加显而易见，在附图中：

图1是示出根据第一实施例的组件内置板1的示意性构造的截面图；

图2是说明根据第一实施例的组件内置板1的制造方法的过程截面图；

图3是示出根据第一实施例的另一个组件内置板11的示意性构造的截面图；

图4是示出根据第一实施例的半导体集成电路器件101的示意性构造的截面图；

图5是用于说明在根据第一实施例的组件内置板21中的电容器c21和c22的布置的图；

图6是用于说明在根据第一实施例的另一个半导体集成电路器件中的电容器c31至c33的布置的图；

图7是示出根据第二实施例的半导体集成电路器件201的示意性构造的截面图；

图8是示出根据第二实施例的半导体集成电路器件201的等效电路图；

图9是示出根据第二实施例的应用示例的sip301的示意性构造的截面图；

图10是示出根据第三实施例的半导体集成电路器件401的示意性构造的截面图；以及

图11是示出根据其它实施例的半导体集成电路器件501的示意性构造的截面图。

具体实施方式

为了清楚起见，视情况而定，缩写或简化以下描述和附图。贯穿附图通过相同参考标号指示相同组件，并且视情况而定省略其的重复的描述。为了清楚的在附图中例示，可以省略用于截面的影线等。

(第一实施例)

根据第一实施例的半导体集成电路器件具有下述构造，其中，以通过粘附层结合两个或更多个芯层这种方式形成组件内置板，两个或更多个芯层每个具有在其中安装电子组件的腔室；在组件内置板的前表面上安装电子组件；以及在组件内置板的背表面上形成外部连接端子。即使当组件内置板的厚度增加时，这个构造使得能够提供具有优异布线容量和电特性的半导体集成电路器件。

首先，将会描述根据第一实施例构成半导体集成电路器件的部分的组件内置板。

图1是示出根据第一实施例的组件内置板1的示意性构造的截面图。

在组件内置板1中，以从图的顶部开始的顺序堆叠最上金属布线层(第一金属布线层)l1、前侧增层(第一增层)bu1、第二金属布线层l2、第一芯层co1、第三金属布线层l3、粘附层ad1、第四金属布线层l4、第二芯层co2、第五金属布线层l5、背表面侧增层(第二增层)bu2、最下金属布线层(第六金属布线层)l6等。

组件内置板1还包括：第一电子组件ec1和第二电子组件ec2，第一电子组件ec1和第二电子组件ec2分别被安装在腔室(未示出)中，腔室分别被形成在第一芯层co1和第二芯层co2中；多个非贯通电极(盲孔)blv1，这多个非贯通电极(盲孔)blv1将最上金属布线层l1和第一金属组件ec1彼此电连接，并且将第二电子组件ec2和最下金属布线层l6彼此电连接；和贯通电极(通孔)thv1，该贯通电极(通孔)thv1穿透第一芯层co1、粘附层ad1和第二芯层co2，并且将第二金属布线层l2和第五金属布线层l5彼此连接。

最上金属布线层l1的部分和最下金属布线层l6的部分可以构成焊区(land)，并且最上金属布线层l1、前侧增层bu1、背表面侧增层bu2和最下金属布线层l6中的每个层的暴露部分可以包括阻焊剂的保护层。

在组件内置板1中，例如，铜(cu)被用于金属布线层l1至l6中的每个层。具有30μm至40μm的厚度的环氧酚醛树脂被用于增层bu1和bu2中的每个增层。具有300μm至400μm的厚度的玻璃环氧树脂被用于芯层co1和co2中的每个芯层。具有100μm至200μm的厚度的热固性玻璃环氧树脂，诸如半固化片，被用于粘附层ad1。

第一电子组件ec1和第二电子组件ec2是例如裸露芯片、电容器、电感元件、电阻器等。

利用这个构造，根据第一实施例的组件内置板1使得能够将板的整个厚度增加至800μm或更厚，分别在芯层co1和co2中形成的腔室是浅的，以及因此电子组件ec1和ec2能够分别简单地被安装在腔室中，并且有助于到电子组件ec1和ec2的电连接。因此，组件内置板1具有优异布线容量和电特性。

接下来，将会描述根据第一实施例的组件内置板1的制造方法。

图2是用于说明根据第一实施例的组件内置板1的制造方法的过程截面图。

首先，如图2a所示，腔室(未示出)被形成在第一芯层co1中，并且电子组件ec1被安装在该腔室中，第一芯层co1具有主表面，在每个主表面上形成第二金属布线层l2或第三金属布线层l3。进一步，将树脂注入至其中安装电子组件ec1的腔室中，使得电子组件ec1被密封并且被包含在第一芯层co1中。在将电子组件ec1包含在第一芯层co1之后，可以形成金属布线层l2和l3。

类似地，腔室被形成在第二芯层co2中，并且电子组件ec2被安装在该腔室中并且被密封(未示出)，第二芯层co2具有主表面，在每个主表面上形成第四金属布线层l4或第五金属布线层l5。在这个情况下，第一芯层co1和第二芯层co2中的每个芯层的厚度如上所述是大约400μm，以及因此，能够高精度地安装电子组件ec1和ec2。

接下来，如图2b所示，以第一芯层co1的其中形成金属线l3的主表面与第二芯层co2的其中形成金属线l4的主表面面向内这种方式，利用粘附层ad1结合第一芯层co1和第二芯层co2。进一步，通过钻具形成穿透第一芯层co1、粘附层ad1和第二芯层co2的贯通孔vh1。

接下来，如图2c所示，通过利用金属来镀敷贯通孔vh1的内部周围而形成贯通电极thv1。

最后，如图2d所示，在第一芯层co1的其中形成金属线l2的主表面上形成第一增层bu1，以及在第二芯层co2的其中形成金属线l5的主表面上形成第二增层bu2。进一步，通过激光形成从增层bu1和bu2中的每个增层的前表面(暴露表面)通向金属布线层l2和l5的盲孔(未示出)。该盲孔被填充有金属以形成非贯通电极blv1，并且在增层bu1和bu2的前表面上分别形成最上金属布线层l1和最下金属布线层l6。另外，视需要形成如上所述的阻焊剂的保护层(未示出)。由此，完成组件内置板1。

在组件内置板1中，在利用粘附层结合芯层co1和co2之后形成增层bu1和bu2，但是，替代地，在其每个上形成增层的芯层可以被结合在一起。

图3是示出根据第一实施例的另一个组件内置板11的示意性构造的截面图。

组件内置板11包括：两个电子组件ec11和ec12；两个芯层co11和co12；六个增层bu11至bu16；十个金属布线层l11至l20；一个粘附层ad11；多个非贯通电极(埋孔)buv11，这多个非贯通电极(埋孔)buv11将电子组件ec11和ec12的端子分别电连接至金属线l12、l14、l16和l19，并且将金属线l18电连接至金属线l19；多个非贯通电极(盲孔)blv11，这多个非贯通电极(盲孔)blv11将最上金属布线层l1电连接至第二金属布线层l2，并且将第九金属布线层l19电连接至最下金属布线层l20；以及贯通电极(通孔)thv11，该贯通电极(通孔)thv11从第二增层bu12穿透至第五增层bu15。

组件内置板11具有以下构造。即，其中电子组件ec11被安装在具有下述主表面的第一芯层co11的腔室(未示出)中并且形成有两个增层bu12和bu13、多个非贯通电极buv11以及两个金属布线层l12和l15的结构，其中所述主表面在其每一个上形成有金属布线层l13或金属布线层l14；以及其中电子组件ec12被安装在具有下述主表面的第二芯层co12的腔室(未示出)中并且形成有两个增层bu14和bu15、多个非贯通电极buv11和两个金属布线层l16和l18的结构，其中所述主表面在其每一个上形成金属布线层l17或金属布线层l18；也就是说，其中在芯层上形成增层的结构，通过粘附层ad11被结合在一起。从增层bu12穿透至增层bu15的贯通电极thv11被形成。在这之后，增层bu11和bu16、多个非贯通电极blv11和金属布线层l11和l20被形成。

利用这个构造，根据第一实施例的组件内置板11使得能够增加整个厚度并且降低芯层co11和co12中的每个芯层的腔室的深度，并且具有优异的布线容量和电特性。进一步，由于能够从在其上安装电子组件ec11和ec12的芯层co11和co12的上方和下方形成的布线层l12、l15、l16和l19电连接电子组件ec11和ec12，所以组件内置板11具有特别优异的布线容量。

根据第一实施例的组件内置板可以包括三个或更多个芯层。例如，以下述方式形成三个芯层，即，在图3中示出的组件内置板11的金属布线层l12至l15的堆叠通过粘附层被夹在在图1中示出的组件内置板1的金属层l3和金属层l4之间。此时，能够在纵向方向上叠置在相应芯层中包含的三个电子组件。换言之，能够在纵向方向上叠置与多个芯层对应的多个电子组件。

此外，可以使用根据第一实施例的组件内置板形成印刷板。

接下来，将会描述根据第一实施例的半导体集成电路器件的示意性构造。

图4是示出根据第一实施例的半导体集成电路器件101的示意性构造的截面图。

半导体集成电路器件101包括组件内置板21、soc和球电极(焊料球)be，该soc是通过在组件内置板21的前表面上形成的焊区和凸块b21至b24连接至组件内置板21的倒装芯片，该球电极be被形成在组件内置板21的背表面的焊区上并且构成用作外部连接端子的球栅阵列(bga)。注意的是，半导体集成电路器件101可以使用焊区栅阵列(lga)而不是bga作为外部连接端子。在组件内置板21的前表面上，不但可以安装soc，而且可以安装存储器、电源管理ic(pmic)等。

组件内置板21包含电容器c21和c22，以便消除在流过馈送路径的中间频率区域(几十至几百mhz)中的噪声。

具体地，在一些频率中称作抗谐振峰的阻抗增加的现象发生在馈送路径中。然而，在电容器c21和c22中，具有添加至该路径的电感的谐振峰被设定在抗谐振峰的附近，从而降低阻抗。

当消除更高频率区域中的噪声时，基本上紧接在电源端子b22(电源1(power1))的下方布置电容器c21和c22，从而缩短馈送路径并且降低电感。因此，能够进一步抑制电源阻抗的多个频率。

图5是用于说明在根据第一实施例的组件内置板21中的电容器c21和c22的布置的图。图5是作为从顶部(从安装soc等的一侧)观察的组件内置板21的透视图。在图5的左侧的图作为对比示例示出现有技术的组件内置板26中的电容器的布置，并且图5的右侧的图示出组件内置板21中的电容器的布置。

在现有技术的组件内置板26中，电容器c26被安装在腔室ca26中，并且图案禁止区域fb26被形成在腔室ca26的附近。进一步，邻近图案禁止区域fb26，形成包括电容器c27的图案禁止区域fb27。因此，在组件内置板26中，其中能够形成金属线l(未示出)的区域被限制至其中至少形成图案禁止区域fb26和fb27的层中的极小面积。

另一方面，组件内置板21以下述方式包含电容器c21和c22，即，当从顶部观察电容器c21和c22时，基本上叠置电容器c21和c22，也就是，电容器c21和c22的平面坐标(xy坐标)基本上是相同的。

因此，在组件内置板21中，即使当在邻近图案禁止区域fb21形成贯通电极thv时，与组件内置板26进行比较，能够增加其中能够形成金属线l的区域，并且能够降低组件内置板21自身的面积。进一步，能够增加贯通电极thv11的直径，从而降低贯通电极thv的数目。还能够降低通过馈送路径的电感。通孔thv11的布置不限于图5中示出的通孔thv11的布置，只要通孔thv11被形成在图案禁止区域fb21的外部。

注意的是，在根据第一实施例的半导体集成电路器件中，当soc被安装在组件内置板上时，电容器可以被设置在soc的相应电源端子的附近或紧接在soc的相应电源端子的下方。

图6是用于说明在根据第一实施例的半导体集成电路器件中的电容器c31至c33的布置的图。图6示出从组件内置板的顶部(从soc)观察的组件内置板的布置的透视图。

在组件内置板(未示出)上，通过以细节距(finepitch)形成的凸块(未示出)安装包括多个电源(或需要以指定的单元，例如字节单元，控制阻抗的相同类型的电源)的soc。另外，在组件内置板中，电容器c31和c33被包含在上部芯层中，并且电容器c32被包含在下部核层中。以下述方式布置电容器c31和c33与电容器c32，即，当从顶部观察时，部分叠置电容器c31和c33与电容器c32。

利用这个结构，即使当在现有技术中电源端子(凸块)的密度高并且在平面方向上布线资源不充足时，将电容器c31连接至用于soc的数据字节0的多个电源端子；将电容器c32连接至用于数据字节1的多个电源端子；以及将电容器c33连接至用于数据字节2的多个电源端子。这个构造允许电源端子和电容器之间的距离落入在某个范围中，从而实现等效阻抗。这在半导体集成电路器件的电压低或者在半导体集成电路器件中执行高速信号处理的状态中是尤其有效的。

如上所述，根据第一实施例的半导体集成电路器件101包括：组件内置板21，其中至少堆叠第一芯层co21、第二芯层co22、粘附层ad21和布线层l21至l28，在第一芯层co21上安装第一电子组件c21，在第二芯层co22上安装第二电子组件c22，该粘附层ad21被布置在第一芯层co21和第二芯层co22之间；第三电子组件soc，该第三电子组件soc被安装在组件内置板21的第一芯层co21侧中，并且通过布线层l21至l28被电连接至第一电子组件c21和第二电子组件c22中的至少一个；以及外部连接端子be，该外部连接端子be被形成在组件内置板21的第二芯层co22侧中，并且通过布线层l21至l28被电连接至第一电子组件c21和第二电子组件c22中的至少一个。

在根据第一实施例的半导体集成电路器件101中，优选地在基本上相同的平面坐标上布置第一电子组件c21和第二电子组件c22。

在根据第一实施例的半导体集成电路器件101中，优选地基本上紧接在第三电子组件soc的电源端子b22(power1)的下方布置第一电子组件c21和第二电子组件c22。

在根据第一实施例的半导体集成电路器件中，优选地以下述方式布置第二电子组件c32，即，第二电子组件c32的平面坐标部分地重叠多个第一电子组件c31和c33的平面坐标。

在根据第一实施例的这些半导体集成电路器件101中，组件内置板21优选地包括至少穿透第一芯层co21、粘附层ad21和第二芯层co22的贯通电极thv21。

根据第一实施例的印刷板包括组件内置板21，在该组件内置板21中至少堆叠第一芯层co21、第二芯层co22、粘附层ad21和布线层l21至l28，在该第一芯层co21上安装第一电子组件c21，在该第二芯层co22上安装第二电子组件c22，该粘附层ad21被布置在第一芯层co21和第二芯层co22之间。布线层l21至l28包括前表面侧布线层l21和背表面侧布线层l28，该前表面布线层l21将安装在组件内置板21的第一芯层co21侧中的第三电子组件soc电连接至第一电子组件c21和第二电子组件c22中的至少一个，以及该背表面侧布线层l28将被形成在组件内置板21中的第二芯层co22侧中的外部连接端子be电连接至第一电子组件c21和第二电子组件c22中的至少一个。

根据第一实施例的半导体集成电路器件101的制造方法包括以下步骤：分别在其上形成布线层l23至l26的第一芯层co21和第二芯层co22中形成腔室ca21和ca22；在第一芯层co21的腔室ca21中安装第一电子组件c21，以及在第二芯层co22的腔室ca22中安装第二电子组件c22；通过堆叠在其上安装第一电子组件c21的第一芯层co21、粘附层ad21和在其上安装第二电子组件c22的第二芯层co22来形成组件内置板21；在组件内置板21的第一芯层co21侧安装第三电子组件soc以通过布线层l21至l28电连接至第一电子组件c21和第二电子组件c22的至少一个；以及，在组件内置板21的第二芯层co22侧形成外部连接端子be以通过布线层l21至l28电连接至第一电子组件c21和第二电子组件c22的至少一个。

(第二实施例)

在根据第一实施例的半导体集成电路器件101中，电子组件，例如，电容器c21和c22，分别被包含在组件内置板21的上部芯层co21和下部芯层co22中。然而，在根据第二实施例的半导体集成电路器件中，当诸如soc和csp(芯片尺寸封装)的电子组件被安装在组件内置板中时，具有不同容量的电容器分别被包含在组件内置板的上部层和下部层中，并且用于电子组件的共用电源端子被连接至具有不同容量的电容器中的每一个，从而使得能够消除高频区域和低频区域中的噪声。

图7是示出根据第二实施例的半导体集成电路器件201的示意性构造的截面图。

在组件内置板31中，上部芯层co41包含低容量电容器c41，并且下部芯层co42包含高容量电容器c42。进一步，通过用于供应电源电势的凸块b41和用于供应接地电势的凸块b42，soc被安装在组件内置板31上。电容器c41和c42优选具有基本上相同的平面坐标(xy坐标)。

soc和电容器c41通过凸块b41和b42与非贯通电极blv41被电连接，并且soc和电容器c42通过凸块b41和b42、贯通电极thv41和thv42以及非贯通电极blv41被电连接。

图8是示出根据第二实施例的半导体集成电路器件201的等效电路图。

当从soc观察时，存在从位于电源端子附近的凸块b41通过旁路电容器c41和c42通向位于gnd端子附近的凸块b42的两个路径。穿过下部芯层co42的电容器c42的路径2被设置有与两个贯通电极thv41和thv42相对应的电感(大约1至2nh)。

上部芯层co41的电容器c41具有低容量，并且下部芯层co42的电容器c42具有高容量。这个构造使得能够确保提供在高频率处的谐振的有益效果的路径1以及确保提供在低频率处的谐振的优势效果的路径2。

将会描述根据第二实施例的半导体集成电路器件的应用示例sip(系统级封装)。

图9是示出作为第二实施例的应用示例的sip301的示意性构造的截面图。

sip301具有下述构造，其中诸如soc、csp的各种类型的电子组件和各种存储器被安装在组件内置板41的前表面上，并且用作外部连接端子的球电极be被形成在组件内置板51的背表面上。

此时，当在组件内置板51的前表面上安装的各种类型的电子组件之间共享电压源power1时，在下部芯层co52上形成包括电容器c51和c52的共用平面图案，并且每个电子组件的电源端子b51、b52和b55经由贯通电极thv51和thv52被供应有电源power1。进一步，旁路电容器c53和c54或者低通滤波器被无误地连接至这个路径上的芯层co51。这个构造防止噪声经由共用平面图案进入其它电子组件。

为了应对多个电压，可以设置多个共用平面图案。

利用这个构造，能够将用于以相同电势电位将电源电势或接地电势供应至sip的各种类型的电子组件的球电极be的数目最小降低至一。

如上所述，根据第二实施例的半导体集成电路器件201优选地具有下述构造，其中低容量电容器c41用作第一电子组件；高容量电容器c42用作第二电子组件；第三电子组件soc不需要涉及贯通电极thv而被电连接至第一电子组件c41，并且通过贯通电极thv被电连接至第二电子组件c42。

在根据第二实施例的半导体集成电路器件301中，优选的是通过第一电子组件c53和c54以及第二电子组件c51和c52中与所述的其至少一个所不同的一个，将电势从相同的外部连接端子be供应至多个第三电子组件soc和csp。

(第三实施例)

在根据第一和第二实施例的半导体集成电路器件101、201和301中，组件内置板21、41和51各自包含多个电容器。然而，在根据第三个实施例的半导体集成电路器件中，组件内置板包含电阻器或电感元件以及电容器，并且组件内置板被构造为低通滤波器。

图10是示出根据第三实施例的半导体集成电路器件401的示意性构造的截面图。

在组件内置板61中，电容器c61被安装在上部芯层co61上，并且电阻器r61被安装在下部芯层co62上。可以安装诸如铁氧体珠(ferritebeads)的电感元件l，而不是电阻器r61。

虽然供应电流的量很小，但是对于模拟电源analogpower的使用电阻器r61和电容器c61构造低通滤波器，该模拟电源analogpower与数字电源digitalpower分离开，以便防止噪声。利用这个构造，能够降低半导体集成电路器件401的电源引脚(外部连接端子be)的数目。此外，能够降低在组件内置板61上安装的电子组件的数目。

进一步，最小化添加至馈送路径的电感组件，这有助于低通滤波器的设计。

通过以下方式来形成低通滤波器：将在组件内置板61中包含的电阻器r61和电感元件l中的每个的一个端子连接至数字电源图案l66，并且将电阻器r61和电感元件l中的每个的另一个端子通过电容器c61连接至模拟电源端子b61。

在此时，电容器c61优选地被包含在位于电源端子b61附近的上部芯层co61中。进一步，为了最小化馈送路径，数字电源优选地具有下述构造，其中在金属布线层l66上形成图案，该金属布线层l66能够利用位于下部芯层co62附近的非贯通电极buv61等被连接至电阻器r61。

如上所述，根据第三实施例的半导体集成电路器件401优选地具有下述构造，其中电容器c61用作第一电子组件；电阻器r61或电感元件l用作第二电子组件；第二电子组件r61、l中的每个的一端被连接至数字电源线l66，并且第二电子组件r61、l中的每个的另一端通过第一电子组件c61被连接至第三电子组件soc的模拟电源端子b61；并且组件内置板61构成滤波电路。

(其它实施例)

第一至第三实施例例示了半导体集成电路器件101、201、301和401的构造。在根据实施例的半导体集成电路器件101、201、301和401中，散热器可以被设置在安装在组件内置板21、31、41和51上的电子组件上，从而抑制施加至所安装的电子组件的压力。

图11是示出根据其它实施例的半导体集成电路器件501的示意性构造的截面图。

散热器hs被进一步设置在soc上，该soc是连接至组件内置板71的倒装芯片。散热器hs例如由铜形成。通过焊料so将散热器hs连接至组件内置板71的gnd端子。将诸如油脂的凝胶状导热树脂填充在组件内置板71和soc与散热器hs之间的空间中。

利用这个构造，能够抑制施加至在组件内置板71上安装的soc的压力。

已经参照实施例描述由本发明人做出的发明。然而，本发明并不局限于上述实施例，而是能够在不偏离本发明的范围的情况下以各种形式进行修改。

本领域技术人员能够合乎需要地组合第一至第三实施例和其它实施例。

尽管根据若干实施例对本发明进行了描述，但是本领域的技术人员将会认识到，在所附权利要求的精神和范围内，能够对本发明实施各种修改，并且本发明不限于以上描述的示例。

进一步，权利要求的范围不受上述实施例的限制。

此外，注意的是，即使在申请过程中有后续修改，申请人的意图是包括所有的权利要求要素的等效物。