半导体结构的制作方法与流程

本发明涉及半导体技术领域，特别是涉及一种半导体结构的制作方法。

背景技术：

随着集成电路产业的不断发展，半导体器件的尺寸越来越小，集成度越来越高。而为了能在芯片上集成数目更多、尺寸更小的晶体管，需要不断开发出新的技术以不断地缩减晶体管尺寸。其中，一个发展方向是自对准型双重图形技术(sadp，self-aligneddoublepatterning)，又称之为侧墙图形技术(spt，spacerpatterningtechnology)，该技术能有效实现线条密度的加倍，形成线宽和间距均很小的高密度平行线条。它对机器对准精度的要求比其他的二次成像技术要低，因此受到人们的追捧。

但该技术也有一定的缺陷，在sadp工艺中，对核心(core)的表现(performance)需求极为严苛，很容易导致最终形貌、刻蚀深度等不尽如意的情况，从而影响最终产品的性能。

技术实现要素：

本发明的目的在于提供一种半导体结构的制作方法，以优化sadp工艺过程的缺陷。

为解决上述技术问题，本发明提供一种半导体结构的制作方法，包括：

提供前端结构，所述前端结构包括掩膜层及位于所述掩膜层上的第一介质层，所述第一介质层包括多个间隔设置的第一介质块；

在所述掩膜层及所述第一介质层上形成第二介质层，所述第二介质层位于相邻所述第一介质块之间处形成凹槽；

在所述凹槽中形成第三介质层；

去除所述第二介质层位于所述第三介质层和第一介质层之间的部分，暴露出所述掩膜层；

刻蚀所述掩膜层形成开口；以及

去除所述第一介质层、剩余的第二介质层及所述第三介质层。

可选的，对于所述的半导体结构的制作方法，所述第一介质层的材质为氮化物。

可选的，对于所述的半导体结构的制作方法，所述第二介质层的材质为氧化物。

可选的，对于所述的半导体结构的制作方法，所述第三介质层的材质为有机聚合物。

可选的，对于所述的半导体结构的制作方法，采用含有碳、氢及氟的等离子体形成所述第三介质层。

可选的，对于所述的半导体结构的制作方法，在所述凹槽中形成第三介质层包括：

形成第三介质层，所述第三介质层覆盖所述第二介质层并充满所述凹槽；

执行平坦化工艺，去除部分第三介质层和第二介质层，使得所述第一介质层、第二介质层及第三介质层上表面齐平。

可选的，对于所述的半导体结构的制作方法，所述掩膜层为金属掩膜层。

可选的，对于所述的半导体结构的制作方法，所述掩膜层的材质为氮化钛或氮化钽。

可选的，对于所述的半导体结构的制作方法，所述前端结构还包括金属层及位于所述金属层上的衬垫层，所述掩膜层位于所述衬垫层上。

可选的，对于所述的半导体结构的制作方法，所述衬垫层的材质为碳化硅或正硅酸乙酯形成的氧化硅。

可选的，对于所述的半导体结构的制作方法，所述第一介质块的截面宽度为10nm-80nm。

可选的，对于所述的半导体结构的制作方法，所述第二介质层的厚度为10nm-80nm。

可选的，对于所述的半导体结构的制作方法，所述凹槽的截面宽度为10nm-80nm。

可选的，对于所述的半导体结构的制作方法，采用湿法刻蚀去除所述第一介质层、剩余的第二介质层及所述第三介质层。

本发明提供的半导体结构的制作方法中，包括：提供前端结构，所述前端结构包括掩膜层及位于所述掩膜层上的第一介质层，所述第一介质层包括多个间隔设置的第一介质块；在所述掩膜层及所述第一介质层上形成第二介质层，所述第二介质层位于相邻所述第一介质块之间处形成凹槽；在所述凹槽中形成第三介质层；去除所述第二介质层位于所述第三介质层和第一介质层之间的部分，暴露出所述掩膜层；刻蚀所述掩膜层形成开口；以及去除所述第一介质层、剩余的第二介质层及所述第三介质层。上述过程提供了一种新的asqp(anti-self-alignedquadrapatterning，抗自对准四重图形)过程，能够有效改善sadp工艺中形貌不平稳、刻蚀深度不一致等缺陷，可以适用于关键尺寸为5nm甚至更小尺寸的工艺节点中。

附图说明

图1为一种sadp工艺制得的半导体结构的示意图；

图2为本发明半导体结构的制作方法的流程图；

图3-图4为本发明一个实施例中提供前端结构的示意图；

图5为本发明一个实施例中形成第二介质层的示意图；

图6为本发明一个实施例中形成第三介质层的示意图；

图7为本发明一个实施例中执行平坦化工艺后的示意图；

图8为本发明一个实施例中暴露出所述掩膜层的示意图；

图9为本发明一个实施例中刻蚀掩膜层形成开口的示意图；

图10为本发明一个实施例中去除第一介质层、剩余的第二介质层及第三介质层后的示意图。

具体实施方式

下面将结合示意图对本发明的半导体结构的制作方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

发明人研究了一种sadp工艺。如图1所示，经由sadp工艺后获得的结构包括前端结构100，位于前端结构100上的多个图形结构200。然而，由图1可知，图形结构200之间具有沟槽300，但是沟槽300的深度并不一致，有深有浅；此外，图形结构200的侧壁形貌不平稳。因此可知，sadp工艺存在一定的缺陷。

发明人发现导致上述问题的主要原因是sadp在形成最终的多个图形结构200时，是经过多次刻蚀(例如掩膜层)而形成的图形结构200。

于是，发明人提供一种新的半导体结构的制作方法，用于制备具有更小关键尺寸的图形，本方法为asqp过程，具体包括：

步骤s11，提供前端结构，所述前端结构包括掩膜层及位于所述掩膜层上的第一介质层，所述第一介质层包括多个间隔设置的第一介质块；

步骤s12，在所述掩膜层及所述第一介质层上形成第二介质层，所述第二介质层位于相邻所述第一介质块之间处形成凹槽；

步骤s13，在所述凹槽中形成第三介质层；

步骤s14，去除所述第二介质层位于所述第三介质层和第一介质层之间的部分，暴露出所述掩膜层；

步骤s15，刻蚀所述掩膜层形成开口；以及

步骤s16，去除所述第一介质层、剩余的第二介质层及所述第三介质层。

下面结合图2-图10对本发明的半导体结构的制作方法进行详细描述。

对于步骤s11，如图3所示，提供衬底1，在一个实施例中，所述衬底1包括金属层，具体的，例如是在有源器件上形成的金属层，当然，也可以是无源器件等，位于所述金属层1上的衬垫层2，所述掩膜层3位于所述衬垫层2上。

对于包括金属层的情况，所述掩膜层3为金属掩膜层，例如，所述掩膜层3的材质为氮化钛(tin)或氮化钽(tan)。

在一个实施例中，所述衬垫层2的材质为碳化硅(sic)或正硅酸乙酯(teos)形成的氧化硅。

请参考图4，在所述掩膜层3上形成核心4，在一个实施例中，所述核心4为多晶硅材质，例如可以通过光刻刻蚀形成多个核心4，图4中仅示出了一个核心4。然后在核心4两侧形成侧墙，具体的，在此多个所述侧墙即为第一介质层5，每个侧墙即为第一介质块，也即所述第一介质层5包括多个间隔设置的第一介质块。

在一个实施例中，所述第一介质块的截面宽度为10nm-80nm，所述第一介质层5的材质可以是氮化物，例如氮化硅等。

然后，去除所述核心，即获得本发明中的前端结构。

对于步骤s12，请参考图5，在所述掩膜层3及所述第一介质层5上形成第二介质层61，所述第二介质层61位于相邻所述第一介质块之间处形成凹槽62。在一个实施例中，所述第二介质层61的材质为氧化物，例如氧化硅，可以采用化学气相沉积工艺形成。在一个实施例中，所述第二介质层61的厚度为10nm-80nm，所述凹槽62的宽度也可以为10nm-80nm。

对于步骤s13，请参考图6-图7，在所述凹槽62中形成第三介质层7；在一个实施例中，所述第三介质层7的材质为有机聚合物，具体的，例如可以是采用含有碳、氢及氟的等离子体形成所述第三介质层7，即所述第三介质层7可以为含有碳、氢及氟三种元素的材质。

可以理解的是，所述第三介质层71在形成时覆盖在整个第二介质层61上，即如图6所示，形成第三介质层71，所述第三介质层71覆盖所述第二介质层61并充满所述凹槽62；接着如图7所示，执行平坦化工艺，去除部分第三介质层和第二介质层，使得所述第一介质层5、第二介质层6及第三介质层7上表面齐平。考虑到平坦化工艺之后，部分膜层发生了变动，文中为了便于区别，对平坦化工艺后的第二介质层6及第三介质层7更换了标号。

在一个实施例中，所述平坦化工艺例如可以采用化学机械研磨(cmp)工艺，或者，可以采用回刻蚀来进行。

对于步骤s14，请参考图8，去除所述第二介质层6位于所述第三介质层7和第一介质层5之间的部分，暴露出所述掩膜层3；所述第二介质层6为氧化层，例如氧化硅，因此可以采用现有通常去除氧化硅的方法来进行本步骤，此为本领域技术人员所熟知，此处不进行详述。

由图8可见，在去除部分第二介质层6后，剩余的第一介质层5、第三介质层7和第二介质层6的层叠结构依次均匀排列，可以作为刻蚀掩膜层3的掩膜；即所存在的剩余的第一介质层5、第三介质层7和第二介质层6的层叠结构之间暴露出的掩膜层3是需要被刻蚀的部分，而未被暴露出的掩膜层3则不需要被刻蚀；也就是说之后仅需要对掩膜层3进行一次刻蚀即可。

对于步骤s15，请参考图9，刻蚀所述掩膜层3形成开口8；这里可以采用现有通常去除掩膜层，例如金属掩膜层的方法来进行本步骤，此为本领域技术人员所熟知，此处不进行详述。

可以理解的是，例如采用湿法刻蚀进行掩膜层3的刻蚀，这一过程中第一介质层5、第二介质层6及第三介质层7会受到一定程度的侵蚀，例如图9中示出了第三介质层7被去除了的情况，但这并不会对掩膜层3的刻蚀产生影响。由于掩膜层3各部分处于相同的刻蚀环境下，且是同时进行的刻蚀，因此形成的开口8深度一致，且形貌较好。

对于步骤s16，去除所述第一介质层、剩余的第二介质层及所述第三介质层。例如，可以采用湿法刻蚀完成本步骤。如上文中已经示例了各个膜层的材料，因此可以通过对刻蚀选择比的选择，采用基本不会对掩膜层产生影响的刻蚀液，从而在实现所述第一介质层、剩余的第二介质层及所述第三介质层的完整去除时，确保掩膜层的形貌不受影响。

至此，本发明的半导体结构的制作方法完成，由图10可见，本发明的方法规避了sadp工艺容易产生刻蚀深度不一致的缺陷，并且刻蚀后的掩膜层3形貌平整。

综上所述，本发明提供的半导体结构的制作方法中，包括：提供前端结构，所述前端结构包括掩膜层及位于所述掩膜层上的第一介质层，所述第一介质层包括多个间隔设置的第一介质块；在所述掩膜层及所述第一介质层上形成第二介质层，所述第二介质层位于相邻所述第一介质块之间处形成凹槽；在所述凹槽中形成第三介质层；去除所述第二介质层位于所述第三介质层和第一介质层之间的部分，暴露出所述掩膜层；刻蚀所述掩膜层形成开口；以及去除上述第一介质层、剩余的第二介质层及所述第三介质层。上述过程提供了一种新的asqp(anti-self-alignedquadrapatterning，抗自对准四重图形)过程，能够有效改善sadp工艺中形貌不平稳、刻蚀深度不一致等缺陷，可以适用于关键尺寸为5nm甚至更小尺寸的工艺节点中。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。