半导体结构及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的尺寸也越来越小。随着晶体管尺寸的减小，芯片上的半导体器件的数量也随之增加，半导体器件之间的间距逐渐缩小。

外延生长是指在单晶衬底(基片)上生长一层有一定要求的、与衬底晶向相同的单晶层。外延生长工艺是半导体工艺中的基本技术，在形成单晶体的过程中具有重要应用。外延生长工艺在形成二极管的正负电极，mos晶体管的源漏掺杂层等工艺中具有广泛应用。

然而，现有技术通过外延生长工艺形成的半导体结构的性能较差。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，能够改善所形成的半导体结构的性能。

为解决上述问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括相邻的第一区域和第二区域；在所述衬底第一区域形成第一外延层；在所述衬底第二区域形成第二外延层；对所述第一外延层侧壁和第二外延层侧壁进行刻蚀，增加所述第一外延层和第二外延层之间间距。

可选的，所述第一外延层位于所述第一区域衬底表面或所述第一区域衬底中；所述第二外延层位于所述第二区域衬底表面或所述第二区域衬底中。

可选的，所述衬底包括基底和分别位于所述第一区域和第二区域基底上的鳍部；所述第一外延层位于所述第一区域鳍部中或第一区域鳍部表面；所述第二外延层位于所述第二区域鳍部中或第二区域鳍部表面。

可选的，所述第一外延层的材料为硅、硅锗或碳化硅；所述第二外延层的材料为硅、硅锗或碳化硅。

可选的，所述衬底包括基底和位于所述基底上的鳍部，所述鳍部顶部表面为(100)晶面；或者，所述衬底为平面衬底，所述衬底表面为(100)晶面。

可选的，所述第一区域用于形成mos晶体管，所述第二区域用于形成mos晶体管。

可选的，对所述第一外延层侧壁和第二外延层侧壁进行刻蚀的工艺包括：各向同性干法刻蚀工艺或湿法刻蚀工艺。

可选的，对所述第一外延层侧壁和第二外延层侧壁进行刻蚀的工艺包括各向同性干法刻蚀工艺；所述各向同性干法刻蚀的刻蚀气体包括：cl2、hcl和hbr中的一种或多种组合。

可选的，所述各向同性干法刻蚀的刻蚀气体还包括：ar、n2、o2、h2、sih4、si2h6、geh4和ge2h6中的一种或多种组合。

可选的，对所述第一外延层侧壁和第二外延层侧壁进行刻蚀的工艺参数包括：所述刻蚀气体的流量为50sccm～1000sccm；偏置功率为0w～1200w；刻蚀温度为600℃～1000℃。

可选的，对所述第一外延层侧壁和第二外延层侧壁进行刻蚀的工艺包括湿法刻蚀工艺，所述湿法刻蚀的刻蚀液包括：h2o2溶液、hf溶液、nh4oh溶液、naoh溶液、koh溶液、hcl溶液和nh4f溶液中的一种或多种组合。

可选的，对所述第一外延层侧壁和第二外延层侧壁进行刻蚀之后，去除的所述第一外延层和第二外延层的厚度大于0nm小于等于30nm。

可选的，对所述第一外延层侧壁和第二外延层侧壁进行刻蚀之后，还包括：在所述第一外延层顶部表面形成第一附加层；在所述第二外延层顶部表面形成第二附加层。

可选的，所述第一附加层的材料为硅、硅锗或锗；所述第二附加层的材料为硅、硅锗或锗。

可选的，所述第一外延层中具有第一掺杂源，所述第二外延层中具有第二掺杂源；所述第一附加层中具有第一附加源，所述第一附加源与所述第一掺杂源的导电类型相同；所述第二附加层中具有第二附加源，所述第二附加源与所述第二掺杂源的导电类型相同。

可选的，形成所述第一附加层和第二附加层的工艺包括顶部外延生长工艺，并在所述顶部外延生长工艺中对第一附加层和第二附加层进行原位掺杂，在所述第一附加层中掺入第一附加源，在所述第二附加层中掺入第二附加源。

可选的，所述第一附加层和第二附加层的材料包括硅或硅锗；所述第一附加源和第二附加源包括硼原子、硼离子或bf2+离子；所述第一附加层和第二附加层的材料包括硅或碳化硅，所述第一附加源和第二附加源包括磷离子、砷离子、磷原子或砷原子。

可选的，形成所述第一附加层和第二附加层的反应气体包括：半导体源气体、掺杂源气体、载气和刻蚀气体；所述半导体源气体包括二氯甲硅烷、sih4、si2h6、geh4或ge2h6；所述掺杂源气体包括bcl3、b2h6、ash3或ph3；所述载气包括：h2或n2；所述刻蚀气体包括hcl或cl2。

可选的，所述第一附加层和第二附加层的材料为硅；所述第一附加源和第二附加源为硼原子；形成所述第一附加层和第二附加层的工艺参数包括：半导体源气体包括sih4，掺杂源气体包括bcl3；反应压强为1torr～100torr；反应温度为500℃～800℃；或者，所述第一附加层和第二附加层的材料为锗硅，第一附加源和第二附加源为硼原子，所述半导体源气体包括：硅源气体和锗源气体，所述硅源气体包括二氯甲硅烷或sih4，所述锗源气体包括geh4，所述掺杂源气体包括：b2h6或bcl3；或者，所述第一附加层和第二附加层的材料为硅，所述第一附加源和第二附加源为磷原子或砷原子；所述半导体源气体包括sih4或si2h6；所述掺杂源气体包括：ash3或ph3；或者，所述第一附加层和第二附加层的材料为锗硅，第一附加源和第二附加源为磷原子或砷原子，所述半导体源气体包括硅源气体和锗源气体，所述硅源气体包括二氯甲硅烷或sih4，所述锗源气体包括geh4，所述掺杂源气体包括：ash3或ph3。

本发明技术方案还提供一种由上述形成方法形成的半导体结构。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体结构的形成方法中，对所述第一外延层侧壁和第二外延层侧壁进行刻蚀，增加所述第一外延层和第二外延层之间间距。增加所述第一外延层和第二外延层之间间距，能够防止所述第一外延层和第二外延层接触，减小第一外延层与第二外延层之间的漏电流，改善半导体结构性能。

进一步，在所述第一外延层顶部表面形成第一附加层，能够增加第一区域衬底中的应力，从而增加第一区域衬底中载流子的迁移速率，改善所形成半导体结构性能。在所述第二外延层顶部表面形成第二附加层，能够增加第二区域衬底的中应力，从而增加第二区域衬底中载流子的迁移速率，改善所形成半导体结构性能。

附图说明

图1是一种半导体结构的形成方法的结构示意图；

图2至图8是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

现有技术形成的半导体结构存在诸多问题，例如：所形成的半导体结构性能较差。

现结合一种半导体结构的形成方法，分析所述形成方法形成的半导体结构性能较差的原因：

图1是一种半导体结构的形成方法的结构示意图。

请参考图1，提供衬底100，所述衬底100包括相邻的第一区a和第二区b，所述第一区a衬底100和第二区b衬底100上分别具有鳍部101；在所述第一区a和第二区b衬底100上形成隔离结构102，所述隔离结构102覆盖所述鳍部101部分侧壁；通过第一外延生长工艺在所述第一区a鳍部101中形成第一外延层111；通过第二外延生长工艺在所述第二区b鳍部101中形成第二外延层112。

其中，为了增加所形成半导体结构的集成度，所述第一区a鳍部101与相邻的第二区b鳍部101之间的间距较小。形成所述第一外延层和第二外延层之后，所述第一外延层111和第二外延层112之间的间距较小或相互接触，导致第一外延层111与第二外延层112之间的漏电流较大，从而容易影响所形成半导体结构的性能。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：对所述第一外延层侧壁和第二外延层侧壁进行刻蚀，增加所述第一外延层和第二外延层之间间距。增加所述第一外延层和第二外延层之间间距，能够防止所述第一外延层和第二外延层接触，减小第一外延层与第二外延层之间的漏电流，改善半导体结构性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图8是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图2，提供衬底，所述衬底包括相邻的第一区域i和第二区域ii。

所述第一区域i用于形成第一半导体器件；所述第二区域ii用于形成第二半导体器件。

本实施例中，所述第一半导体器件为mos晶体管，具体的，所述第一半导体器件为pmos晶体管。在其他实施例中，所述第一半导体器件还可以为nmos晶体管、二极管或三级管。

本实施例中，所述第二半导体器件为mos晶体管，具体的，所述第二半导体器件为pmos晶体管。在其他实施例中，所述第二半导体器件还可以为nmos晶体管、二极管或三级管。

本实施例中，所述衬底包括基底200和位于所述基底200上的鳍部201。在其他实施例中，所述衬底还可以为平面衬底，例如硅衬底、锗衬底或硅锗衬底。

本实施例中，所述基底200和鳍部201的材料为硅、硅锗或锗。

本实施例中，所述基底200表面为(100)晶面，所述鳍部201顶部表面为(100)晶面。在其他实施例中，所述衬底为平面衬底，所述衬底表面为(100)晶面。

所述形成方法还包括：在所述基底200上形成隔离结构202，所述隔离结构202覆盖所述鳍部201部分侧壁，所述隔离结构202表面低于所述鳍部201顶部表面。

本实施例中，所述隔离结构202的材料为氧化硅。在其他实施例中，所述隔离结构的材料为氮氧化硅。

请参考图3，图3图2沿切割线21-22基础上的后续步骤示意图，本实施例中，所述第一半导体器件为mos晶体管，所述半导体结构的形成的方法还包括：在所述第一区域i衬底上形成第一栅极结构230；在所述第二区域ii衬底上形成第二栅极结构。

具体的，所述第一栅极结构横跨所述第一区域i鳍部201，且覆盖所述第一区域i鳍部102部分顶部和部分侧壁表面；所述第二栅极结构横跨所述第二区域ii鳍部201，且覆盖所述第二区域ii鳍部201部分顶部和部分侧壁表面。

所述第一栅极结构包括：位于所述第一区域i衬底上的第一栅介质层；位于所述第一栅介质层上的第一栅极231；位于所述第一栅极231上的第一掩膜层232。

所述第二栅极结构包括：位于所述第二区域i衬底上的第二栅介质层；位于所述第二栅介质层上的第二栅极；位于所述第二栅极上的第二掩膜层。

所述形成方法还包括：形成覆盖所述第一栅极结构230侧壁表面的第一侧墙233；形成覆盖所述第二栅极结构侧壁表面的第二侧墙。

所述第一侧墙233和第二侧墙的材料为氮化硅。

在其他实施例中，所述第一半导体器件为二极管或三级管，所述第二半导体器件为二极管或三级管，所述形成方法不包括形成第一栅极结构和第二栅极结构的步骤。

后续在所述衬底第一区域i形成第一外延层；在所述衬底第二区域ii形成第二外延层。

本实施例中，所述第一外延层位于所述第一区域i衬底中，所述第二外延层位于所述第二区域衬底中。形成所述第一外延层和第二外延层的步骤如图4至图6所示。

请参考图4和图5，图4是在图3基础上的后续步骤示意图，图5是图4沿切割线25-26的剖面图，在所述第一栅极结构230两侧的第一区域i衬底中形成第一凹槽204；在所述第二栅极结构两侧的第二区域ii衬底中形成第二凹槽205。

所述第一凹槽204用于后续容纳第一外延层，所述第二凹槽205用于后续容纳第二外延层。

本实施例中，形成所述第一凹槽204和第二凹槽205的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或两种组合。

请参考图6，图6是图5基础上的后续步骤示意图，在所述第一凹槽204(如图5所示)和第二凹槽205(如图5所示)中形成第一外延层211；在所述第二凹槽205中形成第二外延层212。

本实施例中，所述第一半导体器件为mos晶体管，所述第一外延层211用于形成mos晶体管的第一源漏掺杂层。在其他实施例中，当所述第一半导体器件为二极管时，所述第一外延层用做二极管的正极或负极；当所述第一半导体器件为三级管时，所述第一外延层用做三级管的集电极、发射极或基极。

本实施例中，所述第二半导体器件为mos晶体管，所述第二外延层212用于形成mos晶体管的第一源漏掺杂层。在其他实施例中，当所述第二半导体器件为二极管时，所述第二外延层用做二极管的正极或负极；当所述第二半导体器件为三级管时，所述第二外延层用做三级管的集电极、发射极或基极。

本实施例中，所述第一外延层211位于所述第一区域i衬底中。具体的，所述第一外延层211位于所述第一区域i鳍部201中。在其他实施例中，所述外延层还可以位于第一区域衬底表面，具体的，所述第一外延层可以位于所述第一区域鳍部表面。

所述第二外延层212位于所述第二区域ii衬底中。具体的，所述第二外延层212位于所述第二区域ii鳍部201中。在其他实施例中，所述外延层还可以位于第二区域衬底表面，具体的，所述第二外延层可以位于所述第二区域鳍部表面。

本实施例中，所述第一外延层211分别位于所述第一栅极结构两侧的鳍部201中。所述第二外延层212分别位于所述第二栅极结构两侧的鳍部201中。

所述第一外延层211中具有第一掺杂源，所述第二外延层212中具有第二掺杂源。

所述形成方法还包括：对所述第一外延层211和所述第二外延层212进行掺杂，在所述第一外延层211中掺入第一掺杂源，在所述第二外延层212中掺入第二掺杂源。

本实施例中，所述第一半导体器件用于形成pmos晶体管，所述第一外延层211的材料为硅锗。硅锗能够为第一半导体器件的沟道提供压应力，从而增加所述第一半导体器件沟道中的载流子迁移速率。在其他实施例中，所述第一外延层的材料还可以为锗、硅或碳化硅。

本实施例中，所述第二半导体器件用于形成pmos晶体管，所述第二外延层212的材料为硅锗。硅锗能够为第二半导体器件的沟道提供压应力，从而增加所述第二半导体器件沟道中的载流子迁移速率。在其他实施例中，所述第二外延层的材料还可以为锗、硅或碳化硅。

本实施例中，所述第一区域i和第二区域ii均用于形成pmos晶体管，则所述第一掺杂源和第二掺杂源的导电类型为p型，例如硼原子。

在其他实施例中，所述第一区域i和第二区域ii均用于形成nmos晶体管、二极管或三级管，所述第一掺杂源和第二掺杂源为n型，例如磷原子或砷原子。

形成所述第一外延层211和第二外延层212的工艺包括外延生长工艺。

本实施例中，在所述外延生长过程中通过原位掺杂工艺对所述第一外延层211和第二外延层212进行原位掺杂，在所述第一外延层211中掺入第一掺杂源，在所述第二外延层212中掺入第二掺杂源。

在其他实施例中，还可以通过离子注入对所述第一外延层和第二外延层进行掺杂。如果所述第一半导体器件和第二半导体器件为pmos晶体管，所述第一掺杂源和第二掺杂源为硼离子或bf2⁺离子；如果所述第一半导体器件和第二半导体器件为nmos晶体管，所述第一掺杂源和第二掺杂源为磷离子、砷离子或锑离子。

本实施例中，形成所述第一外延层211和第二外延层212的工艺参数包括：反应气体包括：半导体源气体、掺杂源气体、载气和刻蚀气体。其中，所述半导体源气体包括硅源气体和锗源气体，硅源气体包括二氯甲硅烷(dcs)、sih4或si2h6，锗源气体包括：geh4或ge2h6；所述掺杂源气体包括bcl3、b2h6；所述载气包括：h2或n2；所述刻蚀气体包括hcl或cl2。

在其他实施例中，所述第一掺杂源和第二掺杂源为磷原子，所述掺杂源气体包括ph3；所述第一掺杂源和第二掺杂源为砷原子，所述掺杂源气体包括ash3。

需要说明的是，在形成所述第一外延层211和第二外延层212的过程中，(100)晶面的生长速度较快，从而使所述第一外延层211和第二外延层212侧壁具有尖端，所述第一外延层211侧壁和第二外延层212侧壁的尖端之间的间距较小。

需要说明的是，在其他实施例中，所述第一外延层可以位于所述第一区域鳍部表面，所述第二外延层位于所述第二区域鳍部表面，则形成所述第一外延层和第二外延层的步骤可以不包括形成所述第一凹槽和第二凹槽的步骤。

请参考图7，对所述第一外延层211侧壁和第二外延层212侧壁进行刻蚀，增加所述第一外延层211和第二外延层212之间间距。

对所述第一外延层211侧壁和第二外延层212侧壁进行刻蚀，增加所述第一外延层211和第二外延层212之间间距，能够防止所述第一外延层211和第二外延层212相互接触，减小第一外延层211与第二外延层212之间的漏电流，从而改善所形成半导体结构的性能。

本实施例中，对所述第一外延层211和第二外延层212进行刻蚀的工艺包括各向同性干法刻蚀。在其他实施例中，对所述第一外延层和第二外延层进行刻蚀的工艺包括湿法刻蚀。

本实施例中，所述各向同性干法刻蚀的刻蚀气体包括：hcl或cl2中的一种或两种组合。在其他实施例中，对所述第一外延层和第二外延层进行刻蚀的刻蚀气体还包括h2、sih4、si2h6、geh4和ge2h6中的一种或多种组合。

如果所述刻蚀气体的流量过大，容易导致去除的所述第一外延层211和第二外延层211的厚度过大，从而使后续形成的第一半源漏掺杂层和第二源漏掺杂层的尺寸过小，容易减小第一半导体器件和第二半导体器件的沟道应力，影响所形成半导体结构的性能；如果所述刻蚀气体的流量过小，容易降低刻蚀速率，从而增加工艺难度。具体的，本实施例中，所述刻蚀气体的流量为100sccm～2000sccm。

如果刻蚀过程的偏置功率过大，容易增加刻蚀过程的方向性，从而增加所述第一外延层211和第二外延层212顶部的损耗。具体的，本实施例中，所述偏置功率为0w～1200w。

如果刻蚀温度过大，导致刻蚀速率过快，容易增加刻蚀过程的控制难度；如果刻蚀温度过低，容易降低刻蚀速率，从而降低生产效率。具体的，本实施例中，刻蚀温度为600℃～1000℃。

在其他实施例中，对所述第一外延层211和第二外延层212进行刻蚀的工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液包括：h2o2溶液、hf溶液、nh4oh溶液、naoh溶液、koh溶液、hcl溶液和nh4f溶液中的一种或多种组合。具体的，所述刻蚀液可以为sc1，sc1为nh4oh与h2o2的混合溶液。

对所述第一外延层211侧壁和第二外延层212侧壁进行刻蚀之后，如果去除的所述第一外延层211和第二外延层212的厚度过大，容易降低后续形成的第一源漏掺杂层和第二源漏掺杂层的尺寸，从而降低第一半导体器件和第二半导体器件的沟道应力；如果去除的所述第一外延层211和第二外延层212的厚度过小，所述第一外延层211与第二外延层212之间的间距较小，不利于减小第一外延层211与第二外延层212之间的漏电。具体的，本实施例中，去除的所述第一外延层211和第二外延层212的厚度大于0小于等于30nm。

在对所述第一外延层211和第二外延层212进行刻蚀的过程中，所述第一外延层211和第二外延层212侧壁容易被刻蚀，使所述第一外延层211和第二外延层212之间的间距增加。

请参考图8，在所述第一外延层211顶部表面形成第一附加层221；在所述第二外延层212顶部表面形成第二附加层222。

所述第一附加层221与剩余的第一外延层211构成第一源漏掺杂层，所述第一源漏掺杂层用做第一半导体器件的源区和漏区；所述第二附加层222与剩余的第二外延层212构成第二源漏掺杂层，所述第二源漏掺杂层用做第二半导体器件的源区和漏区。

所述第一附加层221用于增加所形成的第一半导体器件的第一源漏掺杂层沿垂直于基底200表面方向上的尺寸；所述第二附加层222用于增加第二半导体器件的第二源漏掺杂层沿垂直于基底200表面方向上的尺寸。所述第一源漏掺杂层和第二源漏掺杂区尺寸的增加，能够增加第一半导体器件和第二半导体器件沟道中的应力，从而改善载流子迁移速率，改善所形成半导体结构的性能。

本实施例中，所述第一附加层221与所述第二附加层222的材料相同。在其他实施中，所述第一附加层与所述第二附加层的材料可以不相同。

本实施例中，通过同一工艺形成所述第一附加层221和第二附加层222。通过同一工艺形成所述第一附加层221和第二附加层222能够简化工艺流程。在其他实施例中，形成所述第一附加层之后，形成所述第二附加层；或者形成所述第二附加层之后，形成第一附加层。

本实施例中，所述第一附加层221和第二附加层222的材料为硅。在其他实施例中，所述第一附加层和第二附加层的材料还可以为锗、硅锗或碳化硅。

单晶硅在(100)晶面上的生长速率大于其他晶面的生长速率。在形成所述第一附加层221和第二附加层222的过程中，第一外延层211顶部表面的第一附加层221的生长速率大于所述第一外延层211侧壁表面的第一附加层221的生长速率；所述第二外延层212顶部表面的第二附加层222的生长速率大于所述第二外延层212侧壁表面的第二附加层222的生长速率。因此，所述第一外延层211顶部表面的第一附加层221的厚度较大，所述第二外延层212顶部表面的第二附加层222的厚度较大；所述第一外延层211侧壁表面的第一附加层221厚度较小，所述第二外延层212侧壁表面的第二附加层222厚度较小。因此，所述第一附加层221和第二附加层222能够在保证第一源漏掺杂区和第二源漏掺杂区之间的间距的同时，增加第一半导体器件和第二半导体器件沟道中的应力。

所述第一附加层221中具有第一附加源，所述第一附加源与所述第一掺杂源的导电类型相同；所述第二附加层222中具有第二附加源，所述第二附加源与所述第二掺杂源的导电类型相同。

形成所述第一附加层221和第二附加层222的工艺包括：顶部外延生长工艺。

本实施例中，在所述顶部外延生长工艺过程中对所述第一附加层221和第二附加层222进行原位掺杂，在所述第一附加层211中掺入第一附加源，在所述第二附加层222中掺入第二附加源。

在其他实施例中，还可以通过离子注入工艺在所述第一附加层中掺入第一附加源，并在第二附加层中掺入第二附加源。如果所述第一半导体器件和第二半导体器件为pmos晶体管，所述第一附加层和第二附加层的材料为硅或硅锗，所述第一附加源和第二附加源包括硼离子或bf2⁺离子；如果所述第一半导体器件和第二半导体器件为nmos晶体管，所述第一附加层和第二附加层的材料为硅或碳化硅，所述第一附加源和第二附加源包括磷离子、砷离子或锑离子。

本实施例中，所述第一附加源和第二附加源相同。在其他实施例中，所述第一附加源和第二附加源可以不相同。

具体的，所述第一附加源和第二附加源为硼原子。在其他实施例中，所述外延层的材料为碳化硅或硅，所述第一附加源和第二附加源的材料可以为磷原子或砷原子。

本实施例中，形成所述第一附加层221和第二附加层222的反应气体包括：硅源气体和掺杂源气体。具体的，所述硅源气体包括sih4，所述掺杂源气体包括bcl3。在其他实施例中，所述硅源气体包括si2h6，所述掺杂源气体包括b2h6。

在其他实施例中，所述第一附加层和第二附加层的材料包括锗或硅锗，所述顶部外延生长工艺的反应气体包括锗源气体，所述锗源气体包括geh4或ge2h6；当所述第一附加源和第二附加源包括砷原子时，形成所述第一附加层和第二附加层的反应气体包括ash3；当所述第一附加源和第二附加源包括磷原子时，形成所述第一附加层和第二附加层的反应气体包括ph3。形成所述第一附加层和第二附加层的反应气体还包括：hcl或cl2。

具体的，所述第一附加层和第二附加层的材料为锗硅，第一附加源和第二附加源为硼原子，所述半导体源气体包括：硅源气体和锗源气体，所述硅源气体包括二氯甲硅烷或sih4，所述锗源气体包括geh4，所述掺杂源气体包括：b2h6或bcl3；或者，所述第一附加层和第二附加层的材料为硅，所述第一附加源和第二附加源为磷原子或砷原子；所述半导体源气体包括sih4或si2h6；所述掺杂源气体包括：ash3或ph3；或者，所述第一附加层和第二附加层的材料为锗硅，第一附加源和第二附加源为磷原子或砷原子，所述半导体源气体包括硅源气体和锗源气体，所述硅源气体包括二氯甲硅烷或sih4，所述锗源气体包括geh4，所述掺杂源气体包括：ash3或ph3。

通过调节所述顶部生长工艺的参数，能够使第一附加层221和第二附加层222沿垂直于基底200表面方向的生长速率较大，从而能够在保证第一附加层221和第二附加层222之间具有一定间距的条件下，使第一源漏掺杂层和第二源漏掺杂层的尺寸较大，从而增加第一半导体器件和第二半导体器件的沟道应力。具体的，本实施例中，所述顶部外延生长的工艺参数还包括：生长温度为500℃～800℃；压强为1torr～100torr。

继续参考图8，本发明实施例还提供一种半导体结构。

本实施例中，所述半导体结构由上一实施例的形成方法形成。在此不多做赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。