瞬态电压抑制器及其制作方法与流程

本发明涉及半导体技术领域，尤其是一种瞬态电压抑制器及其制作方法。

背景技术：

静电放电(electro-staticdischarge，esd)以及其他以电压浪涌形式随机出现的瞬态电压通常存在于各种电子器件中。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。

瞬态电压抑制器(transientvoltagesuppressor，tvs)作为一种基于二极管形式的保护器件，其通常用来保护敏感电路免于遭受各种形式的瞬态高压的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。

目前常规的瞬态电压抑制器在制作过程中，至少需要进行四次光刻才能完成，生产成本高、生产周期长。

技术实现要素：

本发明要解决的技术问题是提供一种低成本且便于快速制作的瞬态电压抑制器。

为解决上述技术问题，本发明采用下述技术方案：该瞬态电压抑制器包括：

第一导电类型的衬底；

位于所述衬底内且开口位于所述衬底的上表面的正向沟槽；

位于所述正向沟槽内的介质层；

位于所述衬底内且开口位于所述衬底的侧表面的侧向沟槽，所述侧向沟槽的底部连接所述介质层；

位于所述侧向沟槽内的第二导电类型的外延层；

位于所述衬底的下表面的第一金属层；

位于所述衬底的上表面的第二金属层。

相应地，本发明还提供一种瞬态电压抑制器的制作方法，该瞬态电压抑制器的制作方法包括以下步骤：

s1：提供第一导电类型的衬底，从所述衬底的上表面刻蚀所述衬底并在所述衬底内形成正向沟槽；

s2：在所述正向沟槽内填充介质层；

s3：在所述衬底的上表面和下表面及所述衬底的侧表面的边缘铺设光刻胶层，同时预留所述侧表面的中间区域并形成侧向窗口，从所述侧向窗口刻蚀所述衬底并在所述衬底内形成延伸至所述介质层的侧向沟槽；

s4：在所述侧向沟槽内填充第二导电类型的外延层；

s5：在所述衬底的下表面和上表面分别覆盖第一金属层和第二金属层。

与现有技术相比，本发明具有下述有益效果：(1)本发明所述瞬态电压抑制器包括第一导电类型的衬底，所述衬底内开设有开口位于所述衬底的侧表面的侧向沟槽，所述侧向沟槽内生长有第二导电类型的外延层，所述衬底与所述外延层之间形成两个串联、对接的二极管，从而使得所述瞬态电压抑制器具有双向保护功能，其可实现在应用过程中对多个电路同时保护，降低应用成本。(2)所述瞬态电压抑制器中pn结通过所述衬底与所述外延层形成，所述瞬态电压抑制器的击穿电压稳定性和一致性良好。(3)所述瞬态电压抑制器的制作方法工艺简单，其进行光刻的次数少且无需进行离子注入，便于降低制造成本。(4)通过对所述衬底的侧表面刻蚀而形成的所述侧向沟槽的放电面积比常规的瞬态电压抑制器的大，提高了所述瞬态电压抑制器的元胞面积，降低了所述瞬态电压抑制器的成本。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一实施例提供的瞬态电压抑制器的剖面结构示意图；

图2是本发明一实施例提供的瞬态电压抑制器的制作方法的流程示意图；

图3至图9是本发明一实施例提供的瞬态电压抑制器的形成过程的剖面结构示意图；

图10是本发明一实施例提供的瞬态电压抑制器的等效电路图。

附图标记说明：

10：衬底；10a：第一衬底层；10b：第二衬底层；10b-1：第一部分；10b-2：第二部分；101：上表面；102：下表面；103：侧表面；103a：第一侧表面；103b：第二侧表面；20：正向沟槽；201：第一光刻胶层；202：正向窗口；30：介质层；40：侧向沟槽；40a：第一侧向沟槽；40b：第二侧向沟槽；401：光刻胶层；402：侧向窗口；402a：第一侧向窗口；402b：第二侧向窗口；50：外延层；50a：第一外延层；50b：第二外延层；61：第一金属层；62：第二金属层；71：第一二极管；72：第二二极管；73：第三二极管；74：第四二极管。

具体实施方式

本发明主要针对常规瞬态电压抑制器在制作过程中生产成本高、生产周期长的问题提供一种解决方案。

为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

请参阅图1，一种瞬态电压抑制器，其包括：

第一导电类型的衬底10；

位于所述衬底10内且开口位于所述衬底10的上表面的正向沟槽20；

位于所述正向沟槽20内的介质层30；

位于所述衬底10内且开口位于所述衬底10的侧表面的侧向沟槽40，所述侧向沟槽40的底部连接所述介质层30；

位于所述侧向沟槽40内的第二导电类型的外延层50；

位于所述衬底的下表面的第一金属层61；

位于所述衬底的上表面的第二金属层62。

本发明所述瞬态电压抑制器包括第一导电类型的衬底10，所述衬底10内开设有开口位于所述衬底的侧表面103的侧向沟槽40，所述侧向沟槽40内生长有第二导电类型的外延层50，所述衬底10与所述外延层50之间形成两个串联、对接的二极管，从而使得所述瞬态电压抑制器具有双向保护功能，其可实现在应用过程中对多个电路同时保护，降低应用成本。所述瞬态电压抑制器中pn结通过所述衬底10与所述外延层50形成，所述瞬态电压抑制器的击穿电压稳定性和一致性良好。

请参阅图2，一种瞬态电压抑制器的制作方法，其包括如下步骤：

s1：提供第一导电类型的衬底10，从所述衬底的上表面101刻蚀所述衬底10并在所述衬底20内形成正向沟槽20；

s2：在所述正向沟槽20内填充介质层30；

s3：在所述衬底的上表面101和下表面102及所述衬底的侧表面103的边缘铺设光刻胶层401，同时预留所述侧表面103的中间区域并形成侧向窗口402，从所述侧向窗口402刻蚀所述衬底10并在所述衬底10内形成延伸至所述介质层30的侧向沟槽40；

s4：在所述侧向沟槽40内填充第二导电类型的外延层50；

s5：在所述衬底的下表面102和上表面101分别覆盖第一金属层61和第二金属层62。

所述瞬态电压抑制器的制作方法工艺简单，其进行光刻的次数少且无需进行离子注入，便于降低制造成本。通过对所述衬底的侧表面103刻蚀而形成的所述侧向沟槽40的放电面积比常规的瞬态电压抑制器的大，提高了所述瞬态电压抑制器的元胞面积，降低了所述瞬态电压抑制器的成本。

下面参照附图，对所述瞬态电压抑制器及其制作方法加以详细阐述。

为方便后面的描述，特在此说明：所述第一导电类型可以为n型，那么，所述第二导电类型为p型，反之，所述第一导电类型也可以为p型，相应的，所述第二导电类型为n型。在接下来的实施例中，均以所述第一导电类型为n型及所述第二导电类型为p型为例进行描述，但并不对此进行限定。

请参阅图3和图4，执行步骤s1：提供衬底10。所述衬底10具有上表面101、下表面102和侧表面103，所述侧表面103包括第一侧表面103a和第二侧表面103b，其中所述上表面101与所述下表面102相对，所述第一侧表面103a与所述第二侧表面103b相对，所述第一侧表面103a分别与所述上表面101和所述下表面102连接，所述第二侧表面103b分别与所述上表面101和所述下表面102连接。在本实施例中，所述衬底10优选为硅衬底。硅作为最常见、低廉且性能稳定的半导体材料，其可有效降低成本并提升良率。在其他实施方式中，所述衬底10的材质还可以为碳化硅、锗或者锗硅等。详细地，所述衬底10为第一导电类型。在本实施例中，所述第一导电类型为n型，因此所述衬底10为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述衬底10即为p型半导体。所述n型衬底10可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。

进一步，刻蚀所述衬底10，形成位于所述衬底10内的正向沟槽20，所述正向沟槽20的开口位于所述上表面101。具体地，形成所述正向沟槽20包括以下步骤：在所述衬底10的所述上表面101铺设第一光刻胶层201；采用具有所述正向沟槽20的图形的掩膜版作为掩膜对所述第一光刻胶层201进行曝光，再进行显影，形成贯穿所述第一光刻胶层201的正向窗口202；以所述第一光刻胶层201作为掩膜，采用刻蚀的方式通过所述正向窗口202对所述衬底10进行刻蚀并行所述正向沟槽20，在刻蚀的过程中，刻蚀的深度小于所述衬底10的厚度，以保证所述正向沟槽20位于所述衬底10内。详细地，所述刻蚀的方法包括干法刻蚀和湿法刻蚀。在本实施例中，优选采用干法刻蚀的方法。所述干法刻蚀的刻蚀剂是等离子体，利用等离子体与被刻蚀物质反应，形成挥发性物质，或直接轰击被刻蚀物质使之被腐蚀，其能够实现各向异性刻蚀，从而便于确保所述正向沟槽20的形状和尺寸的精度。另外，所述干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。制作出所述正向沟槽20后，使用清洗液先去除所述第一光刻胶层201。

请参阅图5，执行步骤s2：在所述正向沟槽20内生长介质层30。所述介质层30优选为氧化硅层。在其他实施例中，所述介质层30也可以是氮化硅层，氮氧化硅层等，在此不作限定。

具体地，形成所述介质层30包括如下步骤：首先在所述正向沟槽20内和所述衬底10的所述上表面101生长初始介质层(图未示)；进一步，去除所述初始介质层位于所述上表面101的部分，保留所述初始介质层位于所述正向沟槽20内的部分并构成所述介质层30。详细地，采用化学机械抛光(chemicalmechanicalpolishing,cmp)的方式对所述初始介质层进行平坦化处理，去除所述初始介质层位于所述上表面101的部分。化学机械抛光技术将磨粒的机械研磨作用与氧化剂的化学作用有机地结合起来，可实现超精密无损伤表面加工，满足特征尺寸在0.35μm以下的全局平坦化要求。在其他具体实施方式中，也可以采用干法刻蚀的方式对所述初始介质层进行平坦化处理。在另外的一些具体实施方式中，还可以采用湿法刻蚀的方式去除所述初始介质层位于所述上表面101的部分。

请参阅图6和图7，执行步骤s3：形成侧向沟槽40。所述侧向沟槽40位于所述衬底10内，且所述侧向沟槽40的底部连接所述介质层30。所述侧向沟槽40的开口位于所述侧表面103。详细地，所述侧向沟槽40包括第一侧向沟槽40a和第二侧向沟槽40b，所述第一侧向沟槽40a的开口位于所述第一侧表面103a，所述第二侧向沟槽40b的开口位于所述第二侧表面103b。可以理解，所述侧向沟槽40和所述介质层30将所述衬底10分隔成分别位于所述侧向沟槽40的两侧的第一衬底层10a和第二衬底层10b，所述第一衬底层10a包括所述下表面102，所述第二衬底层10b包括所述上表面101。可以理解，所述衬底10为第一导电类型半导体，则所述第一衬底层10a和所述第二衬底层10b也均为第一导电类型半导体。进一步，所述第二衬底层10b还被所述介质层30分隔为第一部分10b-1和第二部分10b-2，所述第一部分10b-1对应所述第一侧向沟槽40a，所述第二部分10b-2对应所述第二侧向沟槽40b。

具体地，在本实施例中，形成所述侧向沟槽40包括如下步骤：首先，形成光刻胶层401，所述光刻胶层401位于所述上表面101、所述下表面102及所述侧表面103的边缘，所述侧表面103的中间区域未被所述光刻胶层401覆盖，从而形成位于所述侧表面103的中间位置的侧向窗口402。所述侧向窗口402包括第一侧向窗口402a和第二侧向窗口402b，所述第一侧向窗口402a位于所述第一侧表面103a的中间位置，所述第二侧向窗口402b位于所述第二侧表面103b的中间位置。更具体地，形成光刻胶层401和所述侧向窗口402包括如下步骤：首先，在所述上表面101涂覆光刻胶，低速匀胶60s，之后静置10min以上，在这过程中，涂覆在所述上表面101的光刻胶部分溢流至所述侧表面103的边缘，所述边缘为所述侧表面103连接所述上表面101的区域，再进行固胶工艺；接下来，在所述下表面102涂覆光刻胶，低速匀胶60s，之后静置10min以上，在这过程中，涂覆在所述下表面102的光刻胶部分溢流至所述侧表面103的边缘，所述边缘为所述侧表面103连接所述下表面102的区域，再进行固胶工艺。接下来，以所述光刻胶层401作为保护层，通过所述侧向窗口402对所述衬底10进行刻蚀，并形成所述侧向沟槽40，其中，通过所述第一侧向窗口402a对所述衬底10进行刻蚀形成所述第一侧向沟槽40a，通过所述第二侧向窗口402b对所述衬底10进行刻蚀形成所述第二侧向沟槽40b。更具体地，采用湿法刻蚀的方法对所述衬底10进行刻蚀。所述湿法刻蚀是通过化学刻蚀液与被刻蚀物质发生化学反应将被刻蚀物质剥离下来，其具有较好的各向同性刻蚀。此外，湿法刻蚀还具有操作简便、对设备要求低、易于实现大批量生产的特点。制作出所述侧向沟槽40后，使用清洗液先去除所述光刻胶层401。

请参阅图8，执行步骤s4：在所述侧向沟槽40内生长外延层50，所述外延层50包括第一外延层50a和第二外延层50b，所述第一外延层50a生长在所述第一侧向沟槽40a内，所述第二外延层50b生长在所述第二侧向沟槽40b内。在本实施例中，所述外延层50为硅外延层，在其他实施例中，所述外延层50的材质也可以是碳化硅、锗或者锗硅等。详细地，所述外延层50为第二导电类型。在本实施例中，所述第二导电类型为p型，因此所述外延层50为p型半导体。在其他实施例中，所述第二导电类型也可以为n型，因此，所述外延层50即为n型半导体。所述p型外延层50可以通过硅掺杂硼、铟、镓等元素形成，在此不作限定。

具体地，先采用外延的方法在所述侧向沟槽40内和所述侧向沟槽40外生长初始外延层(图未示)，之后对所述初始外延层进行回刻蚀，去除所述初始外延层位于所述侧向沟槽40外的部分，并形成仅位于所述侧向沟槽40内的外延层50。

请参阅图9，执行步骤s5：在所述衬底10的下表面102覆盖第一金属层61，在所述衬底10的所述上表面101覆盖第二金属层62。可以理解，所述第一金属层61与所述第一衬底层10a连接，所述第二金属层62与所述第二衬底层10b连接。

请结合图9和图10，在本实施例中，所述第一金属层61与所述第二金属层62可以分别作为所述瞬态电压抑制器的输入端与输出端。在通电情况下，电流从所述第一金属层61流入，并从所述第二金属层62流出，其中，电流从所述第一金属层61流入，然后依次通过所述第一衬底层10a、所述第一外延层50a、所述第一部分10b-1，再从所述第二金属层62流出，从而构成第一等效电路，同时，电流从所述第一金属层61流入，然后依次通过所述第一衬底层10a、所述第二外延层50b、所述第二部分10b-2，再从所述第二金属层62流出，从而构成第二等效电路，所述第二等效电路与所述第一等效电路互为并联关系。在本实施例中，所述第一导电类型为n型，所述第二导电类型为p型，则所述第一衬底层10a和所述第二衬底层10b均为n型半导体，即所述第一部分10b-1和所述第二部分10b-2均为n型半导体；所述外延层50为p型半导体，即所述第一外延层50a和所述第二外延层50b均为p型半导体。因此，在第一等效电路中，所述第一衬底层10a与所述第一外延层50a之间形成一反向的pn结，即形成反向的第一二极管71；所述第一外延层50a与所述第一部分10b-1之间形成一正向的pn结，即形成正向的第二二极管72，所述第一二极管71与所述第二二极管72串联且对接。在第二等效电路中，所述第一衬底层10a与所述第二外延层50b之间形成一反向的pn结，即形成反向的第三二极管73，所述第二外延层50b与所述第二部分10b-2之间形成一正向的pn结，即形成正向的第四二极管74，所述第三二极管73与所述第四二极管74串联且对接。综上所述，本实施例所述瞬态电压抑制器具有两条并联的等效电路，而每一条等效电路均包括两个串联、对接的二极管，因此，该瞬态电压抑制器具有多路双向保护功能，可实现在应用过程中对多个电路同时保护。

以上所述仅为本发明的一个实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。