半导体器件以及形成半导体器件的方法与流程

本发明实施例总体上涉及半导体领域，尤其涉及一种半导体器件以及形成半导体器件的方法。

背景技术：

半导体器件(也可称为半导体元件、部件、装置，等等)可以包括基板(substrate，也可称为衬底)、半导体本体和电极。例如，主要用在所述基板和所述半导体本体中的材料可以是碳化硅(sic)。此外，某些区域可以配置在该半导体本体内。

图1是示出了现有技术中的半导体器件的实例的一示意图。如图1所示，半导体器件100可包括半导体本体101和基板102。该半导体本体101至少可以包括具有第一传导类型(例如p类型，也可称为p掺杂)的第一半导体区域1011和具有第二传导类型(例如n类型，也可称为n掺杂)的第二半导体区域1012。

如图1所示，通过将非掺杂粒子引入该半导体本体101中，可以在该第二半导体区域1012内形成有多个晶体缺陷1013。相对于一维或二维缺陷，例如堆垛层错(stackingfaults)或基面位错(basalplanedislocations)而言，这些晶体缺陷1013可以被称为零维缺陷。

因此，可能在这些晶体缺陷1013发生电荷载体(电子和空穴)的重新组合。此外，这些晶体缺陷1013可以起到阻止其它缺陷将半导体本体101扩大的势垒的作用。这样，可以避免或者至少减少所述半导体器件的退化，例如这些半导体区域的电阻的增加和泄漏电流的增加。

本节的内容引入了多个方面，这些方面是为了对本发明实施例更好地理解。因此，应在此方面阅读本节的陈述，且不应理解为是对哪些是现有技术或哪些不是现有技术的认可。

技术实现要素：

然而，发明人发现，这些晶体缺陷1013形成在该第二半导体区域1012的内部，并且配置在该第一半导体区域1011的下方；这样就难以充分地减少该半导体器件的切换时间。

为了至少解决上述这些问题中的一部分，本发明实施例提供各种方法、装置和器件。结合附图阅读下面对具体实施例的描述，可以理解本发明实施例的特征和优点，这些具体实施例通过实例描述了本发明实施例的原理。

总体上来讲，本发明实施例提供了一种半导体器件以及制造半导体器件的方法。本发明的目的之一在于充分地减少该半导体器件的切换时间。

根据本发明实施例的第一方面，提供一种半导体器件。该半导体器件包括：第一半导体区域，该第一半导体区域具有第一传导类型；第二半导体区域，该第二半导体区域具有第二传导类型。该第一半导体区域配置在该第二半导体区域内，在该第二半导体区域中形成有多个晶体缺陷，并且该第一半导体区域的至少一部分被这些晶体缺陷围绕。

在一个实施例中，该第一传导类型是p掺杂类型，该第二传导类型是n掺杂类型，并且在该第一半导体区域与该第二半导体区域之间形成p-n结。

在一个实施例中，这些晶体缺陷在该第二半导体区域的一个或多个侧部以及下部中形成。

在一个实施例中，所述一个或多个侧部与该第一半导体区域的一个或多个侧表面接触，并且该下部与该第一半导体区域的下表面接触。

在一个实施例中，这些晶体缺陷在所述侧部的浓度低于这些晶体缺陷在该下部的浓度。

在一个实施例中，这些晶体缺陷在所述侧部的浓度与这些晶体缺陷在该下部的浓度之比为从1:2至1:6。

在一个实施例中，这些晶体缺陷在所述侧部的浓度与这些晶体缺陷在该下部的浓度之比为1:4。

在一个实施例中，两个或更多第一半导体区域配置在该第二半导体区域内；且在该第二半导体区域中形成有多个晶体缺陷，并且每个第一半导体区域被多个晶体缺陷围绕。

在一个实施例中，该半导体器件还包括基板，该第二半导体区域配置在该基板上。

在一个实施例中，该半导体器件还包括电极，该电极配置在该第一半导体区域和该第二半导体区域上。

根据本发明实施例的第二方面，提供一种形成半导体器件的方法。该方法包括：设置第一半导体区域，该第一半导体区域具有第一传导类型；设置第二半导体区域，该第二半导体区域具有第二传导类型；在该第二半导体区域中形成多个晶体缺陷。该第一半导体区域配置在该第二半导体区域内，且该第一半导体区域的至少一部分被这些晶体缺陷围绕。

在一个实施例中，该方法还包括：设置基板，该第二半导体区域配置在该基板上。

在一个实施例中，该方法还包括：设置电极，该电极配置在该第一半导体区域和该第二半导体区域上。

根据本发明的各种实施例，可在第二半导体区域内形成多个晶体缺陷，并且第一半导体区域的至少一部分被这些晶体缺陷围绕。因此，可以考虑到侧向(例如在侧部中)和纵向(例如在下部中)的电荷载体(电子和空穴)的重新组合，并且可以充分地减少半导体器件的切换时间。

附图说明

参照下面结合附图通过实例进行的具体描述，能够充分理解本发明的各种实施例的前述和其它方面、特征和优点。在这些附图中，相同的附图标记或字母用于指明相同或等同的元素。示出这些附图用于便于更好地理解本发明的实施例，且这些附图并不一定按比例绘制。在这些图中：

图1是示出了现有技术中的半导体器件的实例的示意图；

图2是示出了根据本发明的实施例的半导体器件200的截面的示意图；

图3是示出了根据本发明的实施例的半导体器件300的截面的示意图；

图4是示出了根据本发明的实施例的半导体器件400的截面的示意图；

图5是示出了根据本发明的实施例的形成半导体器件的方法500的示意图。

具体实施方式

以下将参考几个实例对本发明进行说明。应理解对这些实施例的描述仅是为了使本领域中的技术人员能够更好地理解并实施本发明实施例，而并不是对本发明的范围进行限制。

应当理解的是，当一个元件“连接到”或“偶合到”或“接触到”另一个元件时，它可以直接与另一个元件连接或偶合或接触，而且可以有中间元件的出现。相反，当一个元件“直接连接到”或“直接偶合到”或“直接接触到”另一个元件时，不会有中间元件的出现。用于对元件之间的关系进行描述的其它词语(如“在…之间”与“直接在…之间”，以及“临近”与“直接临近”，等等)也应使用类似的方式进行解释。

本文中所使用的术语“第一”和“第二”是指不同的要素。单数形式“一个”旨在也包括复数形式，除非另有明确的说明。本文中所使用的术语“包括”、“具有”和/或“包含”说明所陈述的特征、要素和/或成分的存在，但并不排除一个或多个其它特征、要素和/或成分和/或它们的组合的存在或增加。

本文中所使用的术语“基于”应理解为“至少部分地基于”。术语“覆盖”应理解为“至少部分地覆盖”。术语“一个实施例”和“实施例”应理解为“至少一个实施例”。术语“另一个实施例”应理解为“至少另一个实施例”。其它限定，无论是显式的还是隐含的，均包括在以下的说明中。

在本发明中，除非另有限定，本文中所采用的所有术语(包括技术术语和科学术语)的含义均与示例性实施例所属的领域中的技术人员所通常理解的含义相同。还应理解应将术语(如在常用词典中所限定的术语)解释为具有与它们在相关领域的背景下的含义一致的含义，而不应在理想化或过度正式的意义上进行解释，除非此处另有明确限定。

实施例的第一方面

本发明实施例提供一种半导体器件。

图2是示出了根据本发明的实施例的半导体器件200的截面的一示意图。如图2所示，该半导体器件200包括具有第一传导类型(例如p类型，也可称为p掺杂)的第一半导体区域201和具有第二传导类型(例如n类型，也可称为n掺杂)的第二半导体区域202。

如图2所示，该第一半导体区域201可以配置在该第二半导体区域202内。例如，该第一半导体区域201的一个侧表面2011、另一个侧表面2012和下表面2013可以埋在该第二半导体区域202内并与之接触；并且该第一半导体区域201的上表面2014可以与该第二半导体区域202的上表面2024对齐。

此外，在该第二半导体区域202中形成有多个晶体缺陷203，并且该第一半导体区域201的至少一部分被这些晶体缺陷203围绕。

例如，在该第二半导体区域202的侧部2021、另一个侧部2022和下部2023中形成有这些晶体缺陷203。该侧部2021与该第一半导体区域201的侧表面2011接触，该侧部2022与该第一半导体区域201的侧表面2012接触，并且该下部2023与该第一半导体区域201的下表面2013接触。

如图2所示，该半导体器件200还可以包括基板204，该第二半导体区域202配置在该基板上。

在一个实施例中，这些晶体缺陷203可以包括点缺陷或具有若干点缺陷的络合物。具有若干点缺陷的络合物的实例可以包括，例如双空隙(double-voids)或具有若干空隙的络合物以及至少一个额外的杂质原子，例如氮、氧或钒。

此外，相对于一维或二维缺陷，例如堆垛层错(stackingfaults)或基面位错(basalplanedislocations)而言，这些晶体缺陷203可以被称为零维的晶体缺陷。

在一个实施例中，通过将非掺杂粒子引入该半导体本体，可以形成这些晶体缺陷203。这些粒子可以包括，例如质子、惰性气体离子、iv族离子以及重金属离子，但本发明实施例并不限于此。

因此，可以避免或者至少减少该半导体器件的退化，例如这些半导体区域的电阻的增加和泄漏电流的增加。此外，可以考虑到侧向(例如在侧部2021和2022中)和纵向(例如在该下部2023中)的电荷载体(电子和空穴)的重新组合，可以减少空穴的积累，并且可以充分地减少半导体器件的切换时间。

在一个实施例中，该第一传导类型可以是p掺杂类型，该第二传导类型是n掺杂类型，并且在该第一半导体区域与该第二半导体区域之间形成p-n结。但本发明实施例并不限于此。

应该理解的是，硅或者另外的材料可用在该半导体器件中。例如，碳化硅可用在该第一半导体区域201和/或该第二半导体区域202和/或该基板204中；但本发明实施例并不仅限于此。例如，还可以使用具有较大带隙的半导体材料。以下，将使用碳化硅作为该半导体器件的材料的一个实例。

此外，该半导体器件还可以是以下装置之一或其中的某些部件，例如肖特基二极管、p-n二极管、双极型晶体管、场效应晶体管、金属氧化物半导体晶体管或结栅场效应晶体管；但本发明并不仅限于此。

在一个实施例中，这些晶体缺陷在该侧部的浓度(或者可称为密度)低于这些晶体缺陷在该下部的浓度。

图3是示出了根据本发明的实施例的半导体器件300的截面的一示意图。如图3所示，该半导体器件300包括具有第一传导类型(如p类型，也可称为p掺杂)的第一半导体区域301和具有第二传导类型(如n类型，也可称为n掺杂)的第二半导体区域302。

如图3所示，该第一半导体区域301可以配置在该第二半导体区域302内。此外，在该第二半导体区域302中形成有多个晶体缺陷303，并且该第一半导体区域301的至少一部分被这些晶体缺陷303围绕。

例如，该第一半导体区域301的一个侧表面3011、另一个侧表面3012和下表面3013可以埋在该第二半导体区域302内并与之接触；并且该第一半导体区域301的上表面3014可以与该第二半导体区域302的上表面3024对齐。

例如，在该第二半导体区域302的侧部3021、另一个侧部3022和下部3023中形成有这些晶体缺陷303。该侧部3021与该第一半导体区域301的侧表面3011接触，该侧部3022与该第一半导体区域301的侧表面3012接触，并且该下部3023与该第一半导体区域301的下表面3013接触。

如图3所示，该半导体器件300还可以包括基板304，该第二半导体区域302配置在该基板上。

如图3所示，这些晶体缺陷303在该侧部3021或该侧部3022的浓度(或者可称为密度)低于这些晶体缺陷303在该下部3023的浓度。

例如，这些晶体缺陷303在该侧部3021或该侧部3022的浓度与这些晶体缺陷303在该下部3023的浓度之比为从1:2至1:6。

再例如，这些晶体缺陷303在该侧部3021或该侧部3022的浓度与这些晶体缺陷303在该下部3023的浓度之比可以为1:4。

此外，这些晶体缺陷303的浓度可以为，例如1e+16～1e+21/cm³。应该理解的是，该浓度或比率仅是本发明的实例，但本发明并不仅限于此。

因此，由于这些晶体缺陷在该侧部的浓度低于这些晶体缺陷在该下部的浓度，所以在纵向方向(或者也可称为正向方向)上的浪涌电压的耐受水平可以得到提高。此外，与具有相同晶体缺陷浓度的情况相比，本实施例中的切换的开启电阻较小。

在一个实施例中，可以将两个或更多第一半导体区域配置在该第二半导体区域内。对于每个第一半导体区域而言，可以在该第二半导体区域中形成多个晶体缺陷，并且每个第一半导体区域被这些晶体缺陷围绕。

图4是示出了根据本发明的实施例的半导体器件400的截面的一示意图。如图4所示，该半导体器件400包括具有第一传导类型(例如p类型，也可称为p掺杂)的第一半导体区域401、另一个具有第一传导类型的第一半导体区域402和具有第二传导类型(例如n类型，也可称为n掺杂)的第二半导体区域403。

如图4所示，该第一半导体区域401和该第一半导体区域402可以配置在该第二半导体区域403内。此外，在该第二半导体区域403中形成有多个晶体缺陷404，并且该第一半导体区域401的至少一部分被这些晶体缺陷404围绕；在该第二半导体区域403中形成有多个晶体缺陷405，并且该第一半导体区域402的至少一部分被这些晶体缺陷405围绕。

如图4所示，该半导体器件400还可以包括基板406，该第二半导体区域403配置在该基板406上。

此外，这些晶体缺陷404在侧部的浓度可以低于这些晶体缺陷404在下部的浓度。这些晶体缺陷405在侧部的浓度可以低于这些晶体缺陷405在下部的浓度。

如图4所示，该半导体器件400还可以包括电极407，该电极407配置在该第一半导体区域401、该第一半导体区域402和该第二半导体区域403上。例如，该电极407可以是一种肖特基电极。

应该理解的是，在图4中示出的两个第一半导体区域仅用来作为本发明的实际例子，但本发明实施例并不仅限于此。例如，可根据实际场景配置两个或更多的第一半导体区域。

在本实施例中，该半导体器件可以是一种结势垒肖特基(jbs，junctionbarrierschottky)结构，或者可以是一种混合pin/肖特基(mps，mergedpin/schottky)结构。在本实施例中，可以在早期将这些空穴消除，这样就可以进一步地减少该半导体器件的切换时间。

应该理解的是，图3和图4仅仅是本发明的实际例子，但本发明实施例并不仅限于此。例如，图3中该半导体器件300的结构可以与图4中该半导体器件400的结构结合起来。

还应该理解的是，上述实际例子或实施例仅出于例示的目的而描述，而并不是出于限制的目的。本领域中的技术人员可以理解还有多种其他的实施例或实例，而并不背离本发明的范围。

从上述实施例可以看出，由于在该第二半导体区域中形成有多个晶体缺陷且该第一半导体区域的至少一部分被这些晶体缺陷所围绕，因此，可以考虑到侧向和纵向的电荷载体(电子和空穴)的重新组合，并且可以充分地减少半导体器件的切换时间。

此外，由于这些晶体缺陷在侧部的浓度低于这些晶体缺陷在下部的浓度，所以在纵向方向上的浪涌电压的耐受水平可以得到提高，并且切换的开启电阻较小。

实施例的第二方面

本发明实施例提供一种形成半导体器件的方法。由于在实施例的第一方面对该半导体器件进行了示例性说明，所以与实施例的第一方面相同的内容不再进行描述。

图5是示出了根据本发明的实施例的形成半导体器件的方法的一示意图。如图5所示，方法500包括：

步骤501：设置第一半导体区域，该第一半导体区域具有第一传导类型；

步骤502：设置第二半导体区域，该第二半导体区域具有第二传导类型，该第一半导体区域配置在该第二半导体区域内；

步骤503：在该第二半导体区域中形成多个晶体缺陷，且该第一半导体区域的至少一部分被这些晶体缺陷围绕。

如图5所示，该方法500还可以包括：

步骤504：设置基板，该第二半导体区域配置在该基板上。

如图5所示，该方法500还可以包括：

步骤505：设置电极，该电极配置在该第一半导体区域和该第二半导体区域上。

在一个实施例中，这些晶体缺陷在侧部的浓度低于这些晶体缺陷在下部的浓度。

在一个实施例中，可以将两个或更多第一半导体区域配置在该第二半导体区域内。对于每个第一半导体区域而言，可以在该第二半导体区域中形成多个晶体缺陷，并且每个第一半导体区域被这些晶体缺陷围绕。

应该理解的是，图5仅仅是本发明的实际例子，但本发明实施例并不仅限于此。例如，这些步骤的执行顺序可以调整，和/或，某些步骤可以略去。此外，可以增加在图5中没有示出的步骤。

从上述实施例可以看出，由于在该第二半导体区域中形成有多个晶体缺陷且该第一半导体区域的至少一部分被这些晶体缺陷所围绕，因此，可以考虑到侧向和纵向的电荷载体(电子和空穴)的重新组合，并且可以充分地减少半导体器件的切换时间。

此外，由于这些晶体缺陷在侧部的浓度低于这些晶体缺陷在下部的浓度，所以在纵向方向上的浪涌电压的耐受水平可以得到提高，并且切换的开启电阻较小。

此外，尽管本领域中的技术人员可能做出很大的努力并且在可用的时间、目前的技术和经济方面的考虑的驱使下有多种设计方面的选择，但他们在本文中所公开的理念和原理的指导下能够容易地通过极少的实验生成这些软件指令和程序以及集成电路(ic)。

总之，本发明的各种实施例可在软件或专用电路、硬件、逻辑或它们的任意组合中实施。一些方面可以在硬件中实施，而另一些方面可在可由控制器、微处理器或其它计算设备执行的固件或软件中实施。

虽然通过框图、流程图或使用其它形象化表示方式对本发明的实施例进行了图示和描述，但应理解本文中所描述的块、装置、系统或方法可在硬件、软件、固件、专用电路或逻辑、通用硬件或控制器或其它计算设备或它们的组合中实施，而并不限于这些示例。

此外，虽然以具体顺序对这些操作进行了描述，但这并不应理解为要求以所示出的具体顺序或者先后顺序来执行这些操作或者执行示出的这些所有的操作来达到所希望的结果。在某些情况下，多任务处理和平行处理是有益的。

同样，虽然以上的描述中包含了几种具体实施方式的细节，但不应将这些细节解释为是对本发明的范围的限制，而应解释为是具体实施例的特定特征的描述。在独立的实施例的上下文中所描述的某些特征也可以在单独的实施例中组合起来实施。相反，在单独的实施例的上下文中所描述的各种特征也可在多个实施例中以单独或适当的组合方式实施。

虽然用结构性特征和/或方法论行为特有的语言对本发明进行了描述，但应理解在权利要求书中所限定的本发明不必仅限于上述特定特征或行为。相反，公开以上所描述的这些特定特征和行为作为实施这些权利要求的示例形式。