半导体元件的精细线图案形成方法与流程

本发明是有关于一种半导体元件的精细线图案形成方法。

背景技术：

随着半导体元件的整合度的增加，用于形成具有小于微影工艺的最小解析度的间距或直径的精细线图案的各种双重图案化技术(doublepatterningtechniques,dpt)已被发展出。

一般来说，有两种主要的双重图案化技术：lele(litho-etch-litho-etch)双重图案化技术和自对准双重图案化(self-aligneddoublepatterning,sadp)技术。在过程开发和设计流程实施方面，lele双重图案化技术比sadp技术成熟得多，而sadp技术具有比lele双重图案化技术更强的扩展潜力，因为其尖端-尖端(tip-tip)和尖端-侧(tip-side)的设计规则较小，以及其内在的自对准属性。

技术实现要素：

有鉴于此，本发明的一目的在于提出一种半导体元件的精细线图案形成方法。

为了达到上述目的，依据本发明的一实施方式，一种半导体元件的精细线图案形成方法包含：在设置于目标层上的至少一个下硬遮罩层上形成多个下线性核心结构；在下硬遮罩层上形成间隔层以覆盖下线性核心结构；在间隔层上形成上硬遮罩层；薄化上硬遮罩层直到间隔层的部位被暴露；以及移除间隔层经暴露的部位以在下硬遮罩层上形成多个线图案。

在一个或多个实施方式中，前述形成下线性核心结构的步骤包含：在下硬遮罩层上形成至少一个缓冲硬遮罩层；在缓冲硬遮罩层上形成多个上线性核心结构；蚀刻缓冲硬遮罩层由上线性核心结构所暴露出的部位，直到下硬遮罩层的部位被暴露出；以及移除上线性核心结构的残留部位，其中缓冲硬遮罩层的残留部位即作为下线性核心结构。

在一个或多个实施方式中，前述形成上线性核心结构的步骤包含：在缓冲硬遮罩层上等距地形成上线性核心结构，其中上线性核心结构的线宽实质上等于上线性核心结构的线节距的一半。

在一个或多个实施方式中，前述半导体元件的精细线图案形成方法进一步包含：在蚀刻缓冲硬遮罩层的部位的步骤之前修整上线性核心结构，其中经修整的上线性核心结构的线宽小于线节距的一半。

在一个或多个实施方式中，前述形成间隔层的步骤是形成多个线性岛状物分别覆盖下线性核心结构。前述形成上硬遮罩层的步骤包含：以上硬遮罩层填充形成于线性岛状物中的任意两相邻者之间的间距。

在一个或多个实施方式中，前述形成上硬遮罩层的步骤是通过旋转涂布而执行。

在一个或多个实施方式中，前述薄化上硬遮罩层的步骤是通过回蚀刻工艺而执行。

在一个或多个实施方式中，前述线图案的线宽大于间隔层的厚度。

在一个或多个实施方式中，前述间隔层的厚度大于线图案的线宽的三分之一。

在一个或多个实施方式中，前述半导体元件的精细线图案形成方法进一步包含：利用线图案作为遮罩蚀刻下硬遮罩层。

在一个或多个实施方式中，前述蚀刻下硬遮罩层的步骤是执行至目标层的部位被蚀刻。

在一个或多个实施方式中，前述半导体元件的精细线图案形成方法进一步包含：在蚀刻下硬遮罩层的步骤之后，移除下硬遮罩层的残留部位。

在一个或多个实施方式中，前述半导体元件的精细线图案形成方法进一步包含：在蚀刻下硬遮罩层的步骤之后，移除线图案的残留部位。

在一个或多个实施方式中，前述薄化上硬遮罩层的步骤以及移除间隔层经暴露的部位的步骤是通过干蚀刻工艺执行。

综上所述，本发明的半导体元件的精细线图案形成方法可有效地形成具有小于微影工艺的最小解析度的狭小间距的精细线图案。

以上所述仅是用以阐述本发明所欲解决的问题、解决问题的技术手段、及其产生的功效等等，本发明的具体细节将在下文的实施方式及相关附图中详细介绍。

附图说明

为让本发明的上述和其他目的、特征、优点与实施方式能更明显易懂，现结合附图说明如下：

图1a、图2a、图3a、图4a、图5a、图6a、图7a、图8a以及图9a为分别绘示根据本发明一些实施方式的半导体元件的精细线图案形成方法于不同步骤阶段中的俯视图。

图1b、图2b、图3b、图4b、图5b、图6b、图7b、图8b以及图9b为分别绘示图1a、图2a、图3a、图4a、图5a、图6a、图7a、图8a以及图9a中的结构沿着线段a-a’的纵剖面图。

具体实施方式

以下将详细参考本发明的多个实施方式，其实施例在附图中绘示出。尽可能地，在附图和说明书中使用相同的元件符号来指代相同或相似的元件。然而，本发明的特定结构和功能细节仅仅是为了描述示例性实施方式的目的而具有代表性的，并且因此可以以许多替代形式实现，并且不应被解释为仅限于本发明所阐述的示例性实施方式。因此，应当理解，本发明并不意图将示例性实施方式限制为所揭示的特定形式。相反地，示例性实施方式将覆盖落入本发明公开范围内的所有修改，等同物和替代方案。

在附图中，为了清楚起见，层和区域的厚度可能被夸大，并且在附图的描述中相同的元件符号表示相同的元件。

在本发明中，使用第一、第二与第三等等的词汇，是用于描述各种元件、组件、区域、层与/或区块是可以被理解的。但是这些元件、组件、区域、层与/或区块不应该被这些术语所限制。这些词汇只限于用来辨别单一元件、组件、区域、层与/或区块。因此，在下文中的第一元件、组件、区域、层与/或区块也可被称为第二元件、组件、区域、层与/或区块，而不脱离本发明的本意。

当一个元件被称为“连接”或“耦接”至另一个元件时，它可以为直接连接或耦接至另一个元件，又或是其中有额外元件存在。用于描述元件之间的关系的其他词汇应该以类似的方式来解释(例如，“在…之间”与“直接在…之间”、“相邻”与“直接相邻”，等)。

在发明中，除非内文中对于冠词有所特别限定，否则“一”与“该”可泛指单一个或多个。将进一步理解的是，本文中所使用的“包含”、“包含”、“具有”及相似词汇，指明其所记载的特征、区域、整数、步骤、操作、元件与/或组件，但不排除其所述或额外的其一个或多个其它特征、区域、整数、步骤、操作、元件、组件，与/或其中的群组。

此外，相对词汇，如“下”或“底部”与“上”或“顶部”，用来描述文中在附图中所示的一个元件与另一个元件的关系。相对词汇是用来描述装置在附图中所描述的外的不同方位是可以被理解的。例如，如果附图中的装置被翻转，元件将会被描述原为位于其它元件的“下”侧将被定向为位于其他元件的“上”侧。例示性的词汇“下”，根据附图的特定方位可以包含“下”和“上”两种方位。同样地，如果附图中的装置被翻转，元件将会被描述原为位于其它元件的“下方”或“之下”将被定向为位于其他元件上的“上方”。例示性的词汇“下方”或“之下”，可以包含“上方”和“上方”两种方位。

本文是参照剖面附图描述示例性实施方式，这些剖面附图为理想化实施方式(和中间结构)。因此，作为例如制造技术和/或公差的结果的附图的形状的变化是可以预期的。因此，示例性实施方式不应被解释为限在发明所示的区域的特定形状，而是可以包含例如由制造产生的形状的偏差。

还应当注意，在一些替代实施方式中，所注意的功能/动作可以不按附图中所示的顺序进行。例如，取决于所涉及的功能/动作，连续示出的两个附图实际上可以基本上同时执行或有时可以以相反的顺序执行。

除非另有定义，本文使用的所有术语(包含技术和科学术语)具有与本实施方式所属技术领域的技术人员通常理解的相同的含义。还将进一步理解，诸如常用词典中定义的术语应被解释为具有与相关领域背景下的含义一致的含义，并且不会以理想化或过度正式的方式解释，除非明确如此定义。

本发明的示例性实施方式提供了半导体元件的精细线图案形成方法。

请参照图1a以及图1b。在一些实施方式中，半导体元件的精细线图案形成方法包含：依序形成第一下硬遮罩层110、第二下硬遮罩层111、第一缓冲硬遮罩层120以及第二缓冲硬遮罩层121于目标层100上；以及形成多个上线性核心结构130于第二缓冲硬遮罩层121上。在一些实施方式中，第二下硬遮罩层111与第二缓冲硬遮罩层121中的至少一个可省略。

在一些实施方式中，第一下硬遮罩层110可包含硅(si)、二氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)等。在一些实施方式中，第二下硬遮罩层111可包含si、sio2、sin、sion、碳化硅(sic)…等。

在一些实施方式中，第一缓冲硬遮罩层120可包含sion、一氧化硅(sio)、sin、一有机材料…等。在一些实施方式中，第二缓冲硬遮罩层121可包含sion、sio、sin、有机材料…等。

在一些实施方式中，前述形成上线性核心结构130的步骤包含：形成光阻层(图未示)于第二缓冲硬遮罩层121上；以及对该光阻层执行微影工艺以形成上线性核心结构130。

在一些实施方式中，上线性核心结构130沿着第一方向d1延伸，并沿着第二方向d2排列(请参照图1a)。在一些实施方式中，第一方向d1垂直于第二方向d2，但本发明并不以此为限。

在一些实施方式中，前述形成上线性核心结构130的步骤包含等距地形成上线性核心结构130于第二缓冲硬遮罩层121上，其中上线性核心结构130的线宽w1实质上等于上线性核心结构130的线节距lp1的一半。举例来说，上线性核心结构130的线节距lp1可介于100至120纳米的范围，而上线性核心结构130的线宽w1可介于50至60纳米的范围。在一些实施方式中，上线性核心结构130的线节距lp1等于可由微影设备所形成的最小线节距。

请参照图2a以及图2b。在一些实施方式中，半导体元件的精细线图案形成方法可进一步包含修整上线性核心结构130，其中经修整的上线性核心结构130的线宽w2小于线节距lp1的一半。在一些实施方式中，经修整的上线性核心结构130的线宽w2可等于或大于线节距lp1的四分之一。举例来说，上线性核心结构130的线节距lp1可介于100至120纳米的范围，而经修整的上线性核心结构130的线宽w2可介于40至50纳米的范围。

请参照图3a以及图3b。在一些实施方式中，半导体元件的精细线图案形成方法可进一步包含：蚀刻第二缓冲硬遮罩层121由上线性核心结构130所暴露出的部位，直到第二下硬遮罩层111的部位被暴露出；以及移除上线性核心结构130的残留部位，其中第一缓冲硬遮罩层120的残留部位与第二缓冲硬遮罩层121的残留部位形成多个下线性核心结构140。在一些实施方式中，下线性核心结构140仅由第一缓冲硬遮罩层120的残留部位所形成。在一些实施方式中，第二下硬遮罩层111可被省略，而半导体元件的精细线图案形成方法可替代地包含蚀刻第二缓冲硬遮罩层121由上线性核心结构130所暴露出的部位，直到第一下硬遮罩层110的部位被暴露出。

请参照图4a以及图4b。在一些实施方式中，半导体元件的精细线图案形成方法可进一步包含形成间隔层150于第二下硬遮罩层111上以覆盖下线性核心结构140。在一些实施方式中，下线性核心结构140的线宽w3大于间隔层150的厚度t。在一些实施方式中，间隔层150的厚度t大于下线性核心结构140的线宽w3的三分之一。在一些实施方式中，第二下硬遮罩层111可被省略，而半导体元件的精细线图案形成方法可替代地包含形成间隔层150于第一下硬遮罩层110上以覆盖下线性核心结构140。

在一些实施方式中，前述形成间隔层150的步骤可包含通过原子层沉积(atomiclayerdeposition,ald)工艺毯覆式地(blanket)形成间隔层150。在一些实施方式中，间隔层150可包含sin、sio…等。

请参照图5a以及图5b。在一些实施方式中，半导体元件的精细线图案形成方法可进一步包含形成上硬遮罩层160于间隔层150上。在一些实施方式中，前述形成间隔层150的步骤是形成多个线性岛状物(请参照图4b)分别覆盖下线性核心结构140，且前述形成上硬遮罩层160的步骤包含以上硬遮罩层160填充形成于线性岛状物中的任意两相邻者之间的间距s。

在一些实施方式中，前述形成上硬遮罩层160的步骤是通过旋转涂布(spin-coating)而执行，借以填充形成于线性岛状物中的任意两相邻者之间的间距s。

在一些实施方式中，上硬遮罩层160可包含sion、sio、sin、一含碳有机材料、含硅有机材料…等。

请参照图6a以及图6b。在一些实施方式中，半导体元件的精细线图案形成方法可进一步包含薄化上硬遮罩层160直到间隔层150的部位被暴露。在一些实施方式中，前述薄化上硬遮罩层160的步骤是通过回蚀刻(etchback)工艺而执行。

请参照图7a以及图7b。在一些实施方式中，半导体元件的精细线图案形成方法可进一步包含移除间隔层150经暴露的部位以在第二下硬遮罩层111上形成多个线图案170。需说明的是，一些线图案170是由下线性核心结构140所构成，而其他线图案170是由间隔层150与上硬遮罩层160在前述移除间隔层150经暴露的部位的步骤之后的残留部位所构成。因此，通过透过对具有小于微影工艺设备的最小解析度的上线性核心结构130进行多重沉积/蚀刻工艺，本发明于不同实施方式中所形成的精细线图案可具有狭小间距(亦即，前述厚度t)。

在一些实施方式中，线图案170的线宽w4大于间隔层150的厚度t(请参照图6b与图7b)。在一些实施方式中，间隔层150的厚度t大于线图案170的线宽w4的三分之一。在一些实施方式中，第二下硬遮罩层111可被省略，而半导体元件的精细线图案形成方法可替代地包含移除间隔层150经暴露的部位以在第一下硬遮罩层110上形成线图案170。

在一些实施方式中，前述薄化上硬遮罩层160的步骤(请参见图6a与图6b)与前述移除间隔层150经暴露的部位的步骤(请参见图7a与图7b)可通过干蚀刻工艺执行。在一些实施方式中，前述薄化上硬遮罩层160的步骤可通过干蚀刻工艺执行，而前述移除间隔层150经暴露的部位的步骤可通过湿蚀刻工艺执行。

请参照图8a以及图8b。在一些实施方式中，半导体元件的精细线图案形成方法可进一步包含利用线图案170作为遮罩蚀刻第二下硬遮罩层111。在一些实施方式中，半导体元件的精细线图案形成方法可进一步包含在蚀刻第二下硬遮罩层111的步骤之后移除线图案170的残留部位。借此，线图案170的图案可被转移至第二下硬遮罩层111。

在一些实施方式中，第二下硬遮罩层111可被省略，而半导体元件的精细线图案形成方法可替代地包含利用线图案170作为遮罩蚀刻第一下硬遮罩层110。借此，线图案170的图案可被转移至第一下硬遮罩层110。

请参照图9a以及图9b。在一些实施方式中，前述蚀刻第二下硬遮罩层111的步骤可被执行至目标层100的部位被蚀刻，而半导体元件的精细线图案形成方法可进一步包含在蚀刻第二下硬遮罩层111的步骤之后移除第二下硬遮罩层111的残留部位与第一下硬遮罩层110的残留部位。借此，线图案170的图案可被转移至目标层100。

由以上对在发明的具体实施方式的详述，可以明显地看出，通过透过对具有小于微影工艺设备的最小解析度的线性核心结构进行多重沉积/蚀刻工艺，本发明于不同实施方式中所形成的精细线图案可具有狭小间距。借此，半导体元件的整合度可获得改善。并且，在用以形成精细线图案的先进微影工艺无法过度使用时，本发明可通过简单工艺稳定地形成精细线图案。换句话说，根据本发明不同实施方式的半导体元件的精细线图案形成方法可通过一次微影工艺以及已知材料的沉积和回蚀刻工艺提供高密度线图案，并不需要使用高价位的半导体制造设备、工艺及材料。

虽然本发明已以实施方式公开如上，然其并不用以限定本发明，任何本领域的一般技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。