用于三维存储器元件的半导体结构及其制造方法与流程

本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种用于三维存储器元件的半导体结构及其制造方法。

背景技术：

非易失性存储器元件由于具有使存入的数据在断电后也不会消失的优点，因此成为个人电脑和其他电子设备所广泛采用的一种存储器元件。为了进一步地提升存储器元件的积集度，发展出一种三维非易失性存储器。然而，仍存在许多与三维非易失性存储器相关的挑战。

对于具有垂直通道的三维非易失性存储器的工艺来说，在形成通道层之前，通常是先于基底上形成由多个氧化物层与多个氮化物层交替堆叠而成的堆叠结构。然后，进行非等向性刻蚀工艺，以形成贯穿堆叠结构并延伸至基底中的开孔。接着，于开孔中形成外延层。之后，于开孔中形成电荷存储层与通道层。

然而，在以非等向性刻蚀工艺形成开孔之后，开孔底部会具有缺陷且会残留刻蚀副产物，或者开孔底部所露出的基底会产生原生氧化层(nativeoxidelayer)。如此一来，后续以外延成长工艺形成外延层时，形成于每一个孔洞中的外延层会因上述的缺陷、残留物、原生氧化层等而具有不同的厚度，甚至无法于孔洞中形成外延层，因而对最终所形成的元件的效能造成影响。

技术实现要素：

本发明提供一种用于三维存储器元件的半导体结构及其制造方法，其中于各开孔中形成的外延层的顶面实质上齐平，因此改良最终所形成的元件的效能。

本发明的半导体结构用于三维存储器元件，其包括基底、堆叠结构以及外延层。所述堆叠结构配置于所述基底上且具有贯穿所述堆叠结构并延伸至所述基底中的多个开孔。所述堆叠结构包括交替堆叠的多个绝缘层与多个栅极层。所述多个开孔的每一个包括位于所述基底的表面上的第一部分与位于所述基底的表面下的第二部分，且所述第二部分的深宽比大于1。外延层配置于所述多个开孔的每一个中。所述外延层的顶面介于自所述基底向上的第i层的绝缘层的顶面与底面之间，且i大于或等于2。

在本发明的用于三维存储器元件的半导体结构的一实施例中，所述第二部分的深度例如大于或等于

在本发明的用于三维存储器元件的半导体结构的一实施例中，位于所述多个开孔中的所述外延层的顶面例如实质上齐平。

在本发明的用于三维存储器元件的半导体结构的一实施例中，位于所述多个开孔中的所述外延层的顶面之间的高度差例如不超过

在本发明的用于三维存储器元件的半导体结构的一实施例中，所述第i层的绝缘层的厚度例如大于所述多个绝缘层的其余层的厚度。

在本发明的用于三维存储器元件的半导体结构的一实施例中，所述基底例如为单晶硅基底。

在本发明的用于三维存储器元件的半导体结构的一实施例中，所述绝缘层例如为氧化物层。

在本发明的用于三维存储器元件的半导体结构的一实施例中，所述栅极层例如为多晶硅层。

本发明的用于三维存储器元件的半导体结构的制造方法包括以下步骤：于基底上形成堆叠结构，所述堆叠结构包括交替堆叠的多个绝缘层与多个牺牲层；形成贯穿所述堆叠结构并延伸至所述基底中的多个开孔，其中所述多个开孔的每一个包括位于所述基底的表面上的第一部分与位于所述基底的表面下的第二部分，所述第二部分的深宽比大于1；于所述多个开孔的每一个中形成外延层，其中所述外延层的顶面介于自所述基底向上的第i层的绝缘层的顶面与底面之间，且i大于或等于2。

在本发明的半导体结构的用于三维存储器元件的制造方法的一实施例中，所述第二部分的深度例如大于或等于

在本发明的半导体结构的用于三维存储器元件的制造方法的一实施例中，位于所述多个开孔中的所述外延层的顶面例如实质上齐平。

在本发明的半导体结构的用于三维存储器元件的制造方法的一实施例中，位于所述多个开孔中的所述外延层的顶面之间的高度差例如不超过

在本发明的半导体结构的用于三维存储器元件的制造方法的一实施例中，所述第i层的绝缘层的厚度例如大于所述多个绝缘层的其余者的厚度。

在本发明的半导体结构的用于三维存储器元件的制造方法的一实施例中，所述基底例如为单晶硅基底。

在本发明的半导体结构的用于三维存储器元件的制造方法的一实施例中，所述绝缘层例如为氧化物层。

在本发明的半导体结构的用于三维存储器元件的制造方法的一实施例中，所述牺牲层例如为氮化物层。

在本发明的半导体结构的用于三维存储器元件的制造方法的一实施例中，所述多个开孔的形成方法例如为进行非等向性刻蚀工艺。

在本发明的半导体结构的用于三维存储器元件的制造方法的一实施例中，所述外延层的形成方法例如为进行外延成长工艺。

在本发明的半导体结构的用于三维存储器元件的制造方法的一实施例中，在形成所述多个开孔之后以及在形成所述外延层之前，还包括对所述多个开孔进行清洗工艺。

在本发明的半导体结构的用于三维存储器元件的制造方法的一实施例中，所述清洗工艺包括以下步骤。进行氢氟酸清洗处理，以移除所述多个开孔中的杂质。进行siconi清洗处理，以移除所述多个开孔中的原生氧化层。

基于上述，在本发明中，贯穿堆叠结构并延伸至基底中的开孔在基底中的部分的深宽比大于1(深度例如是大于或等于)，使得开孔在基底中的部分具有缺陷较少(甚至无缺陷)的较大区域的侧壁，因此在各开孔中形成的外延层的顶面实质上齐平。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1a至图1c为依据本发明实施例所绘示的半导体结构的制造流程剖面示意图。

图2为依据本发明另一实施例所绘示的半导体结构的剖面示意图。

【符号说明】

100：基底

102：堆叠结构

104：绝缘层

106：牺牲层

108：开孔

108a：第一部分

108b：第二部分

110：外延层

112：空洞

具体实施方式

图1a至图1c为依据本发明实施例所绘示的半导体结构的制造流程剖面示意图。本发明的半导体结构可用于三维存储器元件，因此在下文中将适度地搭配三维存储器元件的制造来进行说明。

首先，请参照图1a，于基底100上形成堆叠结构102。基底100例如为单晶硅基底。依据设计需求，可于基底100中形成掺杂区。堆叠结构102包括交替堆叠的多个绝缘层104与多个牺牲层106。在本实施例中，绝缘层104例如是氧化物层，牺牲层106例如是氮化物层。牺牲层106在形成三维存储器元件的工艺中作为形成控制栅极的区域，且绝缘层104用以将这些控制栅极分隔开来。绝缘层104与牺牲层106的形成方法例如是进行多次化学气相沉积(cvd)工艺。绝缘层104与牺牲层106各自的厚度可视实际需求而进行调整。

在本实施例中，自基底100向上的第2层的绝缘层104的厚度大于其余绝缘层104的厚度，但本发明不限于此。在其他实施例中，自基底100向上的第3层、第4层或更上方的绝缘层104的厚度也可设计为大于其余绝缘层104的厚度。此在下文中将进一步做说明。在图1a中，基底100上具有交替堆叠的六层绝缘层104与五层牺牲层106，但本发明不限于此。在其他实施例中，可视实际需求而调整绝缘层104与牺牲层106的数量。

然后，请参照图1b，形成贯穿堆叠结构102并延伸至基底100中的开孔108。在图1b中，形成3个开孔108，但本发明不限于此。在其他实施例中，可视实际需求而形成其他数量的开孔108。在形成三维存储器元件的工艺中，垂直通道会形成于开孔108中。在一实施例中，开孔108亦可称为垂直通道开孔。开孔108的形成方法例如是先于堆叠结构102上形成掩模层，然后以掩模层作为刻蚀掩模来进行非等向性刻蚀工艺。基于非等向性刻蚀工艺本身的特性，在形成开孔108的过程中，通常会在开孔108的底部造成较多缺陷，而在开孔108的侧壁造成较少缺陷，甚至不会造成缺陷。此外，在形成开孔108之后，刻蚀工艺中所产生的副产物通常会残留于开孔108的底部。另外，在形成开孔108之后，当开孔108的底部裸露于外界环境的情况下会形成有一层原生氧化层。上述的缺陷、残留的副产物、原生氧化层等皆会对在后续工艺中形成于开孔108中的膜层的质量造成影响。

开孔108可具有位于基底100的表面上的第一部分108a与位于基底100的表面下的第二部分108b，意即开孔108的第一部分108a位于堆叠结构102中，而开孔108的第二部分108b位于基底100中。在本实施例中，开孔108的第一部分108a的深度取决于堆叠结构102的厚度而不特别限定，而开孔108的第二部分108b的深宽比必须大于1。在一实施例中，开孔108的第二部分108b的深度例如是大于或等于每一个开孔108的第二部分108b的深度实质上相同。在开孔108的第二部分108b的深宽比大于1的条件下，即使每一个开孔108的第二部分108b的深度具有差异，对本发明也不会带来重大的影响，此将于下文中进行说明。

之后，请参照图1c，于开孔108中形成外延层110。在本实施例中，由于基底100为单晶硅基底，因此所形成的外延层为单晶硅层。外延层110的形成方法例如是进行外延成长工艺。在本实施例中，在形成外延层110之前，可选择性地对开孔108进行清洗工艺，以尽可能地清除开孔108中的残留的副产物、原生氧化层等。上述清洗工艺例如是先进行氢氟酸清洗处理以移除开孔108中的杂质(例如刻蚀副产物)，然后再进行siconi清洗处理以移除开孔108中的原生氧化层，但本发明不限于此。

在本实施例中，由于开孔108的第二部分108b的深宽比大于1(深度例如是大于或等于)，也就是在开孔108的第二部分108b中可具有缺陷较少(甚至无缺陷)的较大区域的侧壁，且基于外延成长工艺本身的特性，自侧壁向中央处成长的外延层在第二部分108b的顶端可结合并继续向上成长，因此在各孔洞108中，在基底100的表面上(即在开孔108的第一部分108a中)的外延层皆可具有实质上相同的成长速率以及良好的质量。此外，由于在基底100的表面上的外延层皆可具有实质上相同的成长速率，因此在各开孔108中的外延层110可以具有较为均一的厚度，也就是各开孔108中的外延层110的顶面实质上为齐平的，例如在各开孔108中的外延层110的顶面之间的高度差不超过

此外，由于开孔108的第二部分108b的深宽比大于1(深度例如是大于或等于)，因此即使开孔108的底部残留副产物、原生氧化层、缺陷等而影响外延成长工艺，也不会影响最终所形成的元件的效能。更具体地说，如图2所示，由于开孔108的底部残留副产物、原生氧化层、缺陷而影响外延成长工艺，因此所形成的外延层110的底部部分中存在空洞112，但由于开孔108具有缺陷较少(甚至无缺陷)的较大区域的侧壁，最终所形成的外延层110的位于基底100的表面上的部分仍可具有良好的质量且具有实质上相同的顶面高度。本发明的外延层110有利于后续进行的工艺步骤以及形成具有良好效能的三维存储器元件。

此外，在本实施例中，所形成的外延层110的顶面位于自基底100向上的第2层的绝缘层104(其厚度大于其余绝缘层104的厚度)的顶面与底面之间，但本发明不限于此。在其他实施例中，所形成的外延层110的顶面位于自基底100向上的更高层的绝缘层104的顶面与底面之间，只要此绝缘层104的厚度大于其余绝缘层104的厚度即可。

在本发明中，第i层(i大于或等于2)绝缘层104的厚度大于其余绝缘层104的厚度，且此种配置可使外延成长工艺具有较大的工艺裕度。更具体地说，所形成的外延层110的顶面会位于较厚的第i层(i大于或等于2)绝缘层104的顶面与底面之间，而不会位于邻接的牺牲层106的顶面与底面之间。

在形成图1c所示的结构之后，可再进行后续的工艺以形成三维存储器元件。后续的工艺可包括：于开孔108的侧壁上形成电荷存储结构(氧化物层/氮化物层/氧化物层)与通道层；将牺牲层106取代为栅极层(例如控制栅极)等步骤，其为本领域技术人员所熟知，与此不另行说明。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作部分的更改与修饰，故本发明的保护范围当视权利要求所界定者为准。