半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

场效应晶体管性能的主要影响因素包括载流子的迁移率，这是由于：载流子的迁移率会影响沟道中电流的大小。场效应晶体管中载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会使开和关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶体管(cmos)的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。

常规上，cmos器件制造技术中将p型金属氧化物半导体场效应晶体管(pmos)和n型金属氧化物半导体场效应晶体管(nmos)分开处理，例如，在pmos器件的制造方法中采用压应力材料，而在nmos器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。其中，pmos器件采用嵌入式锗硅(sige)技术，硅锗能够对沟道区施加适当的压应力，以提高空穴的迁移率。目前，存在两种锗硅应力引入技术，一种是在pmos晶体管的源/漏区形成锗硅应力层，另一种是在栅极结构的正下方、在沟道区中形成锗硅应力层。

然而，现有技术形成的半导体器件的性能仍较差。

技术实现要素：

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体器件的性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有鳍部；在所述基底上形成隔离结构，所述隔离结构的顶部表面低于鳍部的顶部表面，且覆盖鳍部的部分侧壁；去除部分鳍部以及沿鳍部宽度方向两侧的部分隔离结构，形成沿鳍部宽度方向贯穿鳍部的源漏开口结构，沿鳍部宽度方向上，所述源漏开口结构的尺寸大于鳍部宽度；在所述初始源漏开口结构内形成源漏掺杂区。

可选的，沿鳍部宽度方向上，所述源漏开口结构与鳍部宽度的差为：4纳米～16纳米。

可选的，形成所述源漏掺杂区之后，所述形成方法还包括：在所述源漏掺杂区的表面形成停止层；在所述鳍部、隔离结构和停止层上形成介质层，所述介质层内具有暴露出停止层的接触孔；去除所述接触孔底部的停止层；去除所述接触孔底部的停止层之后，在所述接触孔内形成插塞。

可选的，所述停止层的材料包括：氮化硅；所述介质层的材料包括：氧化硅。

可选的，所述鳍部和源漏开口结构的形成步骤包括：去除鳍部两侧部分隔离结构，在沿鳍部宽度方向两侧的隔离结构内形成第一初始源漏开口，所述第一初始源漏开口暴露出鳍部的部分侧壁；在所述第一初始源漏开口内形成保护层，所述保护层覆盖鳍部的部分侧壁；去除第一初始源漏开口之间的部分初始鳍部，形成第二源漏开口，所述第二源漏开口的底部与保护层顶部齐平；去除所述第二源漏开口底部部分鳍部，形成第三源漏开口，所述第三源漏开口与第一初始源漏开口相通；形成所述第三源漏开口之后，去除所述保护才呢过；所述源漏开口结构包括：第一初始源漏开口、第二源漏开口和第三源漏开口。

可选的，所述第一初始源漏开口沿鳍部宽度方向上的尺寸为：2纳米～8纳米。

可选的，所述隔离结构包括：隔离层和位于隔离层上的第一牺牲层，所述第一牺牲层与鳍部之间具有所述第一初始源漏开口；所述隔离结构和第一初始源漏开口的形成步骤包括：在所述基底上形成隔离层，所述隔离层的顶部表面低于鳍部的顶部表面，且覆盖鳍部的部分侧壁；在所述隔离层、以及鳍部的侧壁和顶部表面形成第一牺牲膜；在所述隔离层和鳍部顶部的第一牺牲膜表面形成第二牺牲层；以所述第二牺牲层为掩膜，刻蚀鳍部侧壁的第一牺牲膜，在隔离层和鳍部顶部形成所述第一牺牲层，所述第一牺牲层和鳍部之间具有第一初始源漏开口；形成隔离层之后，形成第一初始源漏开口之前，所述形成方法还包括：在鳍部的部分侧壁和顶部表面形成横跨鳍部的伪栅结构；所述第一初始源漏开口分别位于伪栅结构两侧的隔离结构内，而第二源漏开口分别位于所述伪栅结构两侧的鳍部上，所述第三源漏开口分别位于所述伪栅结构两侧的鳍部上；形成所述第一初始源漏开口之后，形成第二源漏开口之前，所述形成方法还包括：去除第二牺牲层。

可选的，所述第一牺牲膜的材料包括：sio2、sion、sibn、sibcn或者sibon；第二牺牲层的材料包括氮化硅。

可选的，所述第一牺牲膜的厚度为：2纳米～8纳米。

可选的，所述隔离结构为单层结构；所述隔离结构和第一初始源漏开口的形成步骤包括：在所述隔离结构表面第一掩膜层，所述第一掩膜层内具有掩膜开口，所述掩膜开口暴露出鳍部的侧壁；以所述第一掩膜层为掩膜，刻蚀所述隔离结构，形成第一初始源漏开口；形成所述隔离结构膜之后，形成第一初始源漏开口之前，所述形成方法还包括：在鳍部的部分侧壁和顶部表面形成横跨鳍部的伪栅结构；所述第一初始源漏开口分别位于所述伪栅结构两侧的隔离结构内，而第二源漏开口分别位于所述伪栅结构两侧的鳍部上，所述第三源漏开口分别位于伪栅结构两侧的鳍部上。

可选的，形成所述第一初始源漏开口之后，形成第二源漏开口之前，所述形成方法还包括：去除第一初始源漏开口侧壁和底部的部分隔离结构，形成所述第一源漏开口；在所述第一源漏开口内形成所述保护层。

可选的，所述第一源漏开口沿鳍部宽度方向上的最大尺寸为：3纳米～10纳米。

本发明技术方案提供一种半导体结构，包括：基底，所述基底上具有鳍部；位于所述基底表面的隔离结构，所述隔离结构覆盖鳍部的侧壁，所述隔离结构顶部表面的最低点与鳍部的顶部表面齐平；沿鳍部宽度方向贯穿鳍部的源漏开口结构，沿鳍部宽度方向上，所述源漏开口结构的尺寸大于鳍部的宽度；位于所述源漏开口结构内的源漏掺杂区。

可选的，沿鳍部宽度方向上，所述源漏开口结构的与鳍部宽度的差为：4纳米～16纳米。

可选的，所述半导体结构还包括：横跨鳍部的伪栅结构，所述源漏开口结构位于伪栅结构两侧的鳍部顶部；位于所述源漏掺杂区顶部表面的停止层；位于鳍部、隔离结构和部分所述停止层上的介质层，所述介质层内具有暴露出源漏掺杂区顶部表面的接触孔；位于所述接触孔内的插塞。

可选的，所述停止层的材料包括：氮化硅；所述介质层的材料包括：氧化硅。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，去除部分初始鳍部以及初始鳍部两侧部分隔离结构，形成源漏开口结构。沿鳍部宽度方向上，所述源漏开口结构的尺寸大于鳍部的尺寸，使得后续在源漏开口结构内形成源漏掺杂区的体积较大，则所述源漏掺杂区对沟道区的应力较大，因此，有利于提高沟道区载流子的迁移率，进而提高半导体器件的性能。

进一步，所述源漏开口结构包括第一初始源漏开口和第二源漏开口。形成第一初始源漏开口之后，形成第二源漏开口之前，所述形成方法还包括：去除第一初始源漏开口侧壁和底部部分的隔离结构，形成第一源漏开口，使得第一源漏开口的尺寸较第一初始源漏开口尺寸大，则后续在所述源漏开口结构内形成的源漏掺杂区的体积更大，有利于进一步提高沟道区载流子的迁移率。

进一步，在所述源漏掺杂区的表面形成停止层，所述停止层一方面用于后续形成接触孔的停止层。另一方面，所述停止层能够防止相邻的源漏掺杂区接触，有利于提高半导体器件的性能。

附图说明

图1至图3是一种半导体结构的形成方法各步骤的结构示意图；

图4至图21是本发明半导体结构的形成方法一实施例各步骤的结构示意图；

图22至图23是本发明半导体结构的形成方法另一实施例各步骤的结构示意图。

具体实施方式

正如背景技术所述，半导体器件的性能较差。

图1至图3是一种半导体结构的形成方法各步骤的结构示意图。

请参考图1和图2，图2是图1沿n-n1线的剖面示意图，提供基底，所述基底上具有鳍部100，鳍部100部分侧壁和顶部表面具有横跨所述鳍部100的栅极结构101；在所述栅极结构101两侧的鳍部100内形成源漏开口102，所述源漏开口102贯穿所述鳍部100。

请参考图3，在所述源漏开口102(见图2)内形成外延层(图中未标出)；在所述外延层内掺入掺杂离子，形成源漏掺杂区103。

上述方法中，随着半导体器件集成度的提高，所述鳍部100沿垂直于鳍部100延伸方向上的尺寸不断减小，而所述源漏开口102贯穿鳍部100，因此，所述源漏开口102沿垂直于鳍部100延伸方向上的尺寸不断减小，则后续在源漏开口102内形成的源漏掺杂区103的体积较小，则所述源漏掺杂区103对pmos晶体管沟道区的应力较小，使得沟道区载流子的迁移率较低，不利于提高半导体器件的性能。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：形成隔离结构，所述隔离结构的顶部表面低于初始鳍部的顶部表面，且覆盖初始鳍部的部分侧壁；去除部分初始鳍部以及初始鳍部两侧的部分隔离结构，形成鳍部和位于鳍部顶部的源漏开口结构，沿垂直于鳍部延伸方向上，源漏开口结构的尺寸大于鳍部的尺寸；在所述源漏开口结构内形成源漏掺杂区。所述方法形成的半导体器件性能较好。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图21是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图4，提供基底200，所述基底200上具有鳍部201。

所述基底200和鳍部201的形成步骤包括：提供初始基底，所述初始基底上具有第三掩膜层，所述第三掩膜层暴露出部分初始基底；以所述第三掩膜层为掩膜，刻蚀所述初始基底，形成基底200和位于基底200上的鳍部201。

在本实施例中，所述初始基底的材料为硅，相应的，所述基底200和鳍部201的材料为硅。

在其他实施例中，所述初始基底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗，相应的，所述基底和鳍部的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。

所述第三掩膜层的材料包括：硅的氮化物、硅的氧化物或者硅的氮氧化物。所述第三掩膜层作为形成基底200和鳍部201的掩膜。

以所述第三掩膜层为掩膜，刻蚀所述初始基底的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

形成所述基底200和鳍部201之后，还包括：在所述基底200顶部形成隔离结构，所述隔离结构的顶部表面低于鳍部201的顶部表面，且覆盖鳍部201的部分侧壁。在本实施例中，所述隔离结构包括：隔离层和位于隔离层上的第一牺牲层。具体请参考图5至图14。

请参考图5和图6，图6是图5沿c-c1线的剖面示意图，图5是图6沿d-d1线的剖面示意图，在所述基底200上形成隔离层202，所述隔离层202的顶部表面低于鳍部201的顶部表面，且覆盖鳍部201的部分侧壁。

需要说明的是，图5与图4的剖面方向一致。

所述隔离层202的形成步骤包括：在所述基底200上、以及鳍部201的侧壁和顶部表面形成隔离材料膜；去除部分隔离材料膜，形成所述隔离层202。

所述隔离材料膜的材料包括氧化硅。相应的，所述隔离层202的材料包括氧化硅。

在本实施例中，所述隔离材料膜的形成工艺为流体化学气相沉积工艺。流体化学气相沉积工艺的步骤包括：在所述基底200上、以及鳍部201的侧壁和顶部表面形成前驱体；对所述前驱体进行固化处理，使所述前驱体固化，形成隔离材料膜。所述前驱体为流体能够充分填充相邻鳍部201之间的间隙，从而形成隔离性能较好的隔离材料膜。

在其他实施例中，形成所述隔离材料膜的工艺包括高密度等离子体增强化学沉积工艺、高深宽比沉积工艺或物理气相沉积工艺。

所述隔离层202用于实现半导体不同器件之间的电隔离。

形成所述隔离层202之后，在所述隔离层202上形成第一牺牲层。

形成所述隔离层202之后，形成所述第一牺牲层之前，还包括：形成横跨鳍部201的伪栅结构，具体请参考图7至图10。

请参考图7，在所述鳍部201的部分侧壁和顶部表面上形成伪栅介质膜203。

需要说明的是，图7与图4的剖面方向一致。

所述伪栅介质膜203的材料包括：氧化硅。

所述伪栅介质膜203用于后续形成伪栅介质层，所述伪栅介质层的厚度是由器件的类型决定的，具体的，半导体器件为核心区器件时，由于核心区器件的工作电压较低，因此，所述伪栅介质层的厚度较薄。所述伪栅介质膜203用于形成伪栅介质层，因此伪栅介质膜203的厚度也较薄。在一实施例中，所述伪栅介质膜203的厚度为：5埃～15埃，所述伪栅介质膜203的形成工艺包括：化学氧化工艺；半导体器件为外围区器件时，由于外围区器件的工作电压较高，因此，所述伪栅介质层的厚度较厚。所述伪栅介质膜203用于形成伪栅介质层，因此，所述伪栅介质膜203的厚度较厚。在一实施例中，所述伪栅介质膜203的厚度为：10埃～20埃，所述伪栅介质膜203的形成工艺包括：原位水汽生成工艺。

请参考图8至图10，图9是图8沿e-e1线的剖面示意图，图8是图9沿f-f1线的剖面示意图，图10是图9沿g-g1线的剖面示意图，在所述伪栅介质膜203上形成伪栅极层204；以所述伪栅极层204为掩膜，刻蚀所述伪栅介质膜203，直至暴露出鳍部201，形成伪栅介质层(图中未表出)。

需要说明的是，图8与图4的剖面方向一致，图9与图6的剖面方向一致。

所述伪栅极层204的形成步骤包括：在所述基底200和伪栅介质膜203上形成伪栅极膜，所述伪栅极膜上具有第二掩膜层(图中未标出)，所述第二掩膜层暴露出部分伪栅极膜；以所述第二掩膜层为掩膜，刻蚀所述伪栅极膜，直至暴露出伪栅介质膜203，形成伪栅极层204。

所述伪栅极膜的材料包括：硅，所述伪栅极膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

所述第二掩膜层的材料包括氮化硅，所述第二掩膜层作为形成伪栅极层204的掩膜。

以所述第二掩膜层为掩膜，刻蚀所述伪栅极膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

以所述伪栅极层204为掩膜，刻蚀所述伪栅介质膜203的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述伪栅结构包括：伪栅介质层和位于伪栅介质层上的伪栅极层204。

形成所述伪栅结构之后，在所述隔离层202上形成第一牺牲层，具体请参考图11至图14。

请参考图11，在所述隔离层202顶部表面、以及鳍部201的侧壁和顶部表面形成第一牺牲膜205。

需要说明的是，图11与图4的剖面方向一致。

所述第一牺牲膜205的材料包括：氧化硅，所述第一牺牲膜205的形成工艺包括：原子层沉积工艺。采用原子层沉积工艺形成所述第一牺牲膜205的厚度较均匀，且对鳍部201和隔离层202接触的拐角处的台阶覆盖能力较强。则后续去除鳍部201侧壁的第一牺牲膜205，在基底200和鳍部201顶部形成的第一牺牲层与鳍部201之间的第一源漏开口的形貌较规整，使得后续位于第一源漏开口内的保护层不易发生倾倒。

所述第一牺牲膜205的厚度为：2纳米～8纳米，选择所述第一牺牲膜205的厚度的意义在于：若所述第一牺牲膜205的厚度小于2纳米，使得后续形成的第一初始源漏开口沿鳍部201宽度方向上的尺寸较小，则后续形成的位于第一初始源漏开口、第二源漏开口和第三源漏开口内的源漏掺杂区的体积较小，则源漏掺杂区的材料对沟道区的应力较小，使得沟道区载流子的迁移率较低，不利于提高半导体器件的性能；若所述第一牺牲膜205的厚度大于8纳米，使得后续去除鳍部201侧壁上的第一牺牲膜205的难度较大。

所述第一牺牲膜205的厚度决定后续形成的第一开口沿垂直于初始鳍部201侧壁方向上的尺寸。

所述第一牺牲膜205用于后续形成第一牺牲层。

所述隔离结构膜包括：隔离层202和位于隔离层202上的第一牺牲膜205。

请参考图12，在所述第一牺牲膜205上形成第二牺牲膜206。

所述第二牺牲膜206的材料包括：氮化硅，所述第二牺牲膜206的形成工艺包括：化学气相沉积工艺。

所述第二牺牲膜206用于后续形成第二牺牲层。

与位于鳍部201侧壁的第二牺牲膜206的厚度相比，位于鳍部201顶部和基底200上的第二牺牲膜206的厚度较厚。

位于鳍部201侧壁的第二牺牲膜206的厚度较薄，有利于降低后续去除鳍部201侧壁上第二牺牲膜206的难度。

请参考图13，去除鳍部201侧壁的第二牺牲膜206(见图12)，在鳍部201顶部和隔离层202上形成第二牺牲层207。

去除鳍部201侧壁的第二牺牲膜206的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除鳍部201侧壁的第二牺牲膜206，有利于暴露出鳍部201侧壁的第一牺牲膜205，有利于后续去除鳍部201侧壁的第一牺牲膜205。

所述第二牺牲层207用于保护鳍部201和隔离层202上的第一牺牲膜205，有利于后续形成第一初始源漏开口。

所述第二牺牲层207用于作为后续形成第一牺牲层和第一初始源漏开口的掩膜。

请参考图14，以所述第二牺牲层207为掩膜，去除第一牺牲膜205，形成第一牺牲层225，所述第一牺牲层225和鳍部201之间具有第一初始源漏开口208，所述第一初始源漏开口208暴露出鳍部201的侧壁。

在其他实施例中，还包括：第一牺牲层底部部分隔离层形成所述第一初始源漏开口。

去除第一牺牲膜205的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一初始源漏开口208沿鳍部201宽度方向上的尺寸是由第一牺牲膜205的厚度所决定的，因此，所述第一初始源漏开口208沿鳍部201宽度方向上的尺寸为：2纳米～8纳米。沿鳍部201宽度方向具体指的是沿垂直于鳍部201的延伸方向上。

选择所述第一初始源漏开口208沿鳍部201宽度方向上的尺寸的意义为：若所述第一初始源漏开口208沿鳍部201宽度方向上的尺寸小于2纳米，使得后续在第一初始源漏开口208、第二源漏开口和第三源漏开口内形成的源漏掺杂区的体积较小，使得源漏掺杂区的材料对晶体管沟道区的应力较小，不利于提高载流子的迁移率，使得半导体器件的性能较差；若所述第一初始源漏开口208沿鳍部201宽度方向上的尺寸大于8纳米，则所需第一牺牲膜205的厚度较厚，去除鳍部201侧壁的第一牺牲膜205的难度较大。

所述第一初始源漏开口208深度为：3纳米～10纳米。

在本实施例中，形成所述第一初始源漏开口208之后，还包括：去除第二牺牲层207；去除第二牺牲层207之后，去除第一初始源漏开口208侧壁的部分和底部的部分隔离结构，形成第一源漏开口，具体请参考图15至图16。

请参考图15，形成所述第一牺牲层225和第一初始源漏开口208之后，去除第二牺牲层207(见图15)。

去除第二牺牲层207的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

请参考图16，去除第二牺牲层207之后，去除所述第一初始源漏开口208侧壁的和底部的部分隔离结构，形成第一源漏开口218。

去除第一初始源漏开口208侧壁的第一牺牲层225、以及第一初始源漏开口208底部部分隔离层202的工艺包括：siconi。

所述第一源漏开口218沿鳍部201宽度方向上的最大尺寸为：3纳米～10纳米。

所述第一源漏开口218的深度为：3纳米～10纳米。

去除第一初始源漏开口208侧壁和底部部分隔离结构，使得所述形成的第一源漏开口218的尺寸较第一初始源漏开口208的尺寸较大。则后续位于第一源漏开口218、第二源漏开口和第三源漏开口内的源漏掺杂区的体积较大，则所述源漏掺杂区材料对晶体管沟道区的应力较大，有利于提高载流子的迁移率，进而有利于提高半导体器件的性能。

在其他实施例中，不形成第一源漏开口，后续直接在第一初始源漏开口内形成保护层。

在本实施例中，形成所述第一源漏开口218之后，在所述第一源漏开口218内形成保护层，所述保护层覆盖鳍部201的部分侧壁。具体请参考图17至图18。

请参考图17，在所述第一牺牲层225、鳍部201的侧壁和顶部表面、以及第一源漏开口218(见图16)内形成保护膜220。

所述保护膜220的材料包括：氮化硅，所述保护膜220的形成工艺包括：化学气相沉积工艺。

所述保护膜220用于后续形成保护层。

请参考图18，去除鳍部201部分侧壁和顶部表面、以及第一牺牲层225顶部的保护膜220(如图17所示)，在所述第一源漏开口218内形成保护层221，所述保护层221覆盖鳍部201的部分侧壁；去除所述第一源漏开口218之间的部分鳍部201，形成第二源漏开口230，所述第二源漏开口230的底部与保护层221的顶部齐平。

去除鳍部201部分侧壁和顶部表面、以及第一牺牲层225顶部的保护膜220的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述保护层221的材料包括：氮化硅，所述保护层221和第一牺牲层225用于作为后续形成第二源漏开口的掩膜。

去除部分鳍部201的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一源漏开口218、第二源漏开口230和后续形成第三源漏开口用于后续容纳外延层。

请参考图19，去除所述第二源漏开口230底部部分的鳍部201，形成第三源漏开口231，所述第三源漏开口231与第一源漏开口218连通。

去除所述第一源漏开口230底部部分的鳍部201的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一源漏开口218(见图16)、第二源漏开口230和第三源漏开口231构成源漏开口结构。所述源漏开口结构用于后续容纳外延层。

沿鳍部201宽度方向上，所述源漏开口结构与鳍部201宽度的差为：4纳米～16纳米。

请参考图20，形成所述第三源漏开口231之后，去除所述保护层221，暴露出第一源漏开口218的侧壁和底部，所述第一源漏开口218与第三源漏开口231连通。

去除所述保护层221的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一源漏开口218、第二源漏开口230和第三源漏开口231构成源漏开口结构，所述源漏开口结构用于后续容纳外延层。

请参考图21，在所述第一源漏开口218、第二源漏开口230和第三源漏开口231内形成源漏掺杂区227。

所述源漏掺杂区227不仅位于第二源漏开口230内，还位于第一源漏开口218和第三源漏开口231内，使得所述源漏掺杂区227的体积较大，则所述源漏掺杂区227的材料对沟道区的应力较大，有利于提高沟道区载流子的迁移率，从而提高半导体器件的性能。

形成所述源漏掺杂区227之前，所述形成方法还包括：在所述第一源漏开口218、第二源漏开口230和第三源漏开口231底部的鳍部201表面形成种子层226。

所述种子层226的材料包括硅锗，所述种子层226的形成工艺包括：外延生长工艺。

所述源漏掺杂区227的形成步骤包括：在所述第一源漏开口218、第二源漏开口230和第三源漏开口231内形成外延层；在所述外延层内掺入掺杂离子，形成源漏掺杂区227。

所述外延层的材料和掺杂离子的导电类型与晶体管的类型密切相关，在本实施例中，晶体管的类型为pmos晶体管，因此，所述外延层的材料包括：硅或者硅锗，掺杂离子为p型离子，如：硼离子。在其他实施例中，所述晶体管为nmos晶体管，因此，所述外延层的材料包括：硅或者碳化硅，掺杂离子为n型离子，如：磷离子或者砷离子。

在本实施例中，所述外延层的材料为硅锗，硅锗能够为pmos晶体管沟道区提供压应力，有利于提高pmos载流子的迁移率，从而有利于提高半导体器件的性能。

形成所述源漏掺杂区227之后，所述形成方法还包括：在所述源漏掺杂区227的表面形成停止层228。所述停止层228的材料包括：氮化硅，所述停止层228的作用包括：一方面，所述停止层228用于后续作为在源漏掺杂区227顶部的介质层内形成接触孔的停止层；另一方面，所述停止层228能够防止相邻的源漏掺杂区227之间发生接触，有利于提高半导体器件的性能。

图22至图23是本发明半导体结构的形成方法另一实施例各步骤的结构示意图。

请参考图22，在所述基底200上形成隔离结构300，所述隔离结构300的顶部表面低于鳍部201的侧壁，且覆盖鳍部201的部分侧壁。

需要说明的是，图22是在图4的基础上的结构示意图。

所述隔离结构300的形成步骤包括：在所述基底200表面、以及鳍部201的侧壁和顶部表面形成隔离结构膜；去除部分所述隔离结构膜，形成隔离结构300，所述隔离结构300的顶部表面低于鳍部201的顶部表面，且覆盖鳍部201的部分侧壁。

所述隔离结构膜的材料包括氧化硅，相应的，隔离结构300的材料包括氧化硅。所述隔离结构膜的形成工艺包括：化学气相沉积工艺。

所述隔离结构膜用于后续形成隔离结构。

形成所述隔离结构300之后，形成横跨鳍部201的伪栅结构。所述伪栅结构的形成步骤与上述实施例的形成步骤相同，在此不做赘述，具体请参考图7至图10。

请参考图23，形成所述伪栅结构之后，在所述隔离结构300表面形成第一掩膜层(图中未示出)，所述第一掩膜层内具有掩膜开口，所述掩膜开口暴露出鳍部201的部分侧壁；以所述第一掩膜层为掩膜，刻蚀所述隔离结构300，形成第一初始源漏开口301，所述第一初始源漏开口301暴露出鳍部201的部分侧壁。

所述第一掩膜层的材料包括：氮化硅，所述第一掩膜层用于形成第一初始源漏开口301的掩膜。

所述第一初始源漏开口301沿鳍部201宽度方向上的尺寸为：2纳米～8纳米。

所述第一初始源漏开口301的深度为：3纳米～10纳米。

所述第一初始源漏开口301用于后续容纳保护层。

形成所述第一初始源漏开口301之后，包括：去除所述第一初始源漏开口301部分底部和侧壁的隔离结构300，形成第一源漏开口；在所述隔离结构3010顶部、第一源漏开口内、以及鳍部201的侧壁和顶部表面形成保护膜；去除鳍部201部分侧壁和顶部表面的保护膜，在鳍部201的部分侧壁上形成保护层；形成所述保护层之后，去除所述第一源漏开口之间的部分鳍部201，形成第二源漏开口，所述第二源漏开口底部与保护层顶部齐平；去除所述第二源漏开口底部部分鳍部201，形成第三源漏掺杂区，所述第三源漏开口与第一源漏开口连通；形成所述第三源漏掺杂区之后，去除所述保护层；在所述第一源漏开口、第二源漏开口和第三源漏开口内形成源漏掺杂区；在所述源漏掺杂区的顶部形成停止层。

所述第一源漏开口、保护层、第二源漏开口、第三源漏开口、源漏掺杂区和停止层的形成步骤与上述实施例相同，在此不做赘述，具体请参考图16至21。

所述第一源漏开口、第二源漏开口和第三源漏开口构成源漏开口结构。

形成所述停止层之后，所述形成方法还包括：在所述、隔离结构和停止层的表面、以及伪栅结构的侧壁和顶部表面形成介质层，所述介质层内具有暴露出停止层的接触孔；去除所述接触孔底部的停止层；去除所述接触孔底部的停止层之后，在所述接触孔内形成插塞。

所述介质层的材料包括：氧化硅。所述介质层用于实现半导体不同器件之间的电隔离。

所述插塞的形成步骤包括：在所述介质层和接触孔内形成插塞材料；平坦化所述插塞材料，直至暴露出介质层的顶部表面，在所述接触孔内形成插塞。

所述插塞材料包括：钨，相应的，插塞的材料包括：钨。所述插塞材料的形成工艺包括：化学气相沉积工艺。

平坦化所述插塞材料的工艺包括：化学机械研磨工艺。

相应的，本发明实施例还提供一种用上述方法所形成的半导体结构，请参考图21，包括：基底200，所述基底200上具有鳍部201；所述基底200顶部表面的隔离结构，所述隔离结构覆盖鳍部201的侧壁，且所述隔离结构顶部表面的最低点与鳍部201的顶部表面齐平；沿鳍部201宽度方向贯穿鳍部201的源漏开口结构，沿鳍部201的宽度方向上，所述源漏开口结构的尺寸大于鳍部2701的宽度；位于所述源漏开口结构内的源漏掺杂区227。

沿鳍部201宽度方向上，所述源漏开口结构与鳍部201宽度的差为：4纳米～16纳米。

所述半导体结构还包括：横跨鳍部201的伪栅结构，所述源漏开口结构位于伪栅结构两侧的鳍部201顶部；位于所述源漏掺杂区顶部表面的停止层228；位于鳍部201、隔离结构和部分所述停止层228顶部的介质层，所述介质层内具有暴露出源漏掺杂区227顶部表面的接触孔；位于所述接触孔内的插塞。

所述停止层228的材料包括：氮化硅；所述介质层的材料包括：氧化硅。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。