本发明涉及半导体集成电路，更具体地涉及包括非易失性存储器单元的半导体器件及其制造方法。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，在降低接触电阻和抑制光刻操作的数量的增加方面存在挑战。
技术实现要素：
本发明的实施例提供了一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：在衬底上方形成堆叠结构，所述堆叠结构包括至少第一多晶硅层和第二多晶硅层；在所述堆叠结构的相对侧上形成侧壁间隔件；在所述堆叠结构上方形成第三多晶硅层，从而覆盖所述堆叠结构；去除所述第三多晶硅层的上部，从而形成选择栅极和擦除栅极，其中，所述擦除栅极的上表面和与所述擦除栅极接触的所述侧壁间隔件的一个在所述擦除栅极的上表面和所述侧壁间隔件的所述一个的接触点处形成角度θ1，其中，从所述擦除栅极的上表面测量，90°<θ1<115°。
本发明的实施例还提供了一种包括非易失性存储器的半导体器件，所述非易失性存储器包括：堆叠栅极结构，包括浮置栅极和控制栅极；侧壁间隔件，设置在所述堆叠栅极结构的相对侧上；以及擦除栅极和选择栅极，分别设置在所述堆叠栅极结构的相对侧上；其中，所述擦除栅极与所述侧壁间隔件的一个接触，并且所述擦除栅极的上表面和所述侧壁间隔件的所述一个在所述擦除栅极的上表面和所述侧壁间隔件的所述一个的接触点处形成角度θ1，其中，从所述擦除栅极的上表面测量，90°<θ1<115°。
本发明的实施例还提供了一种包括非易失性存储器的半导体器件，所述非易失性存储器包括：堆叠栅极结构，包括浮置栅极和控制栅极；侧壁间隔件，设置在所述堆叠栅极结构的相对侧上；以及擦除栅极和选择栅极，分别设置在所述堆叠栅极结构的相对侧上，其中，所述擦除栅极的上表面与平行于衬底的表面的水平面在所述擦除栅极的上表面和所述侧壁间隔件的一个的接触点处形成角度θ，其中，从所述水平面测量，-15°<θ<10°。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图2示出了根据本发明的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图3示出了根据本发明的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图4示出了根据本发明的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图5示出了根据本发明的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图6示出了根据本发明的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图7示出了根据本发明的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图8示出了根据本发明的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图9a示出了根据本发明的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。图9b至图9d示出了根据本发明的实施例的截面图。
图10示出了根据本发明的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图11示出了根据本发明的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图12示出了根据本发明的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图13示出了根据本发明的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图14示出了根据本发明的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图15示出了根据本发明的实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图16示出了根据本发明的其它实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图17示出了根据本发明的其它实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图18示出了根据本发明的其它实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图19示出了根据本发明的其它实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图20示出了根据本发明的其它实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图21示出了根据本发明的其它实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
图22a和图22b示出了根据本发明的其它实施例的示出顺序半导体器件制造工艺的各个阶段的一个的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清晰的目的，各个部件可以以不同的比例任意地绘制。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可能意味着“包括”或“由…组成”。
在本实施例中，半导体器件包括非易失性存储器(nvm)单元和诸如逻辑电路的外围电路。nvm单元通常需要其中堆叠多个层(诸如多晶硅层)的堆叠结构。此外，实施诸如回蚀刻操作或化学机械抛光(cmp)操作的各个平坦化操作以形成nvm单元的所需的层或图案。
图1至图15通常示出了根据本发明的一个实施例的用于制造包括非易失性存储器单元的半导体器件的顺序工艺的截面图。应该理解，可以在图1至图15所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下描述的一些操作。为了简单器起见，可以不示出一些元件。操作的顺序可以互换。
如图1所示，在衬底上形成第一介电层20(用作nvm单元的隧道介电层)，并且在第一介电层20上方形成第一多晶硅层30(用作nvm单元的浮置栅极)。此外，在第一多晶硅层30上方依次形成第二介电层35、第二多晶硅层40(用作nvm单元的控制栅极)和掩模层(盖绝缘层)42。
在一些实施例中，衬底10是例如具有在从约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的p型硅衬底。在其它实施例中，该衬底是具有在从约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的n型硅衬底。可选地，该衬底可以包括：其它元素半导体，诸如锗；化学物半导体，包括诸如sic和sige的iv-iv族化合物半导体、诸如gaas、gap、gan、inp、inas、insb、gaasp、algan、alinas、algaas、gainas、gainp和/或gainasp的iii-v族化合物半导体；或它们的组合。在一个实施例中，该衬底是soi(绝缘体上硅)衬底的硅层。
用作nvm单元的隧道氧化物层的第一介电层20由氧化硅制成。在一些实施例中，第一介电层20的厚度在从约1nm至约50nm的范围内。可以通过热氧化或化学汽相沉积(cvd)形成第一介电层20。
可以通过cvd形成第一多晶硅层30。在一些实施例中，沉积的第一多晶硅层30的厚度在从约20nm至约200nm的范围内。在一些实施例中，通过诸如cmp的平坦化操作或回蚀刻方法减小第一多晶硅层30的厚度。在一些实施例中，在平坦化操作之后，第一多晶硅层30的厚度在从约10nm至约50nm的范围内。第一多晶硅层30适当地掺杂有杂质。可以用非晶硅层替换第一多晶硅层30。
第二介电层35包括氧化硅层、氮化硅层或氧化硅和氮化硅的多层。在一个实施例中，氧化硅-氮化硅-氧化硅(ono)层用作第二介电层35。在一些实施例中，第二介电层的厚度在从约1nm至约100nm的范围内。可以通过cvd、物理汽相沉积(pvd)或原子层沉积(ald)来形成第二介电层35。
在一些实施例中，第二多晶硅层40可以通过cvd形成，并且第二多晶硅层40的厚度在从约10nm至约100nm的范围内。
硬掩模层42可以由通过cvd形成的氧化硅制成，并且硬掩模层42的厚度在从约10nm至约200nm的范围内。在一些实施例中，硬掩模层42包括三层，例如，由氮化硅制成的下层42-1、由氧化硅制成的中层42-2以及由氮化硅制成的上层42-3(见图7和图8)。在其它实施例中，下层42-1由氧化硅制成，中层42-2由氮化硅制成，并且上层42-3由氧化硅制成。在特定实施例中，中层由与下层和上层不同的材料制成。在一些实施例中，下层42-1的厚度在从约2nm至约10nm的范围内，中层42-2的厚度在从约5nm至约100nm的范围内，并且上层42-3的厚度在从约2nm至约50nm的范围内。
下一步，如图2所示，通过使用包括光刻和蚀刻的图案化操作，图案化硬掩模层42，并且通过使用图案化的硬掩模层42作为蚀刻掩模，图案化第二多晶硅层40和第二介电层35。
如图3所示，在第二多晶硅层40和第二介电层35的图案化操作之后，在图案化的第二多晶硅层40和图案化的第二介电层35的相对侧上形成第一侧壁间隔件45。
第一侧壁间隔件45由合适的介电材料的一层或多层制成。例如，通过cvd在整个衬底上方形成介电材料的一个或多个毯式层并且之后实施各向异性蚀刻，从而形成第一侧壁间隔件45。在一些实施例中，第一侧壁间隔件45的厚度在从约20nm至约60nm的范围内。
在一些实施例中，如图7和图9b所示，第一侧壁间隔件45包括ono膜，该ono膜具有夹在两个氧化硅层45-1和45-3之间的氮化硅层45-2。在一些实施例中，氧化硅层45-1、氮化硅层45-2和氧化硅层45-3的厚度分别在约1nm至20nm、约1nm至30nm以及约1nm至20nm的范围内。在特定实施例中，第一侧壁间隔件45是氮化硅或氮氧化硅的单层。
如图4所示，在形成第一侧壁间隔件45之后，通过使用干蚀刻操作图案化第一多晶硅层30。
此外，形成如图5所示的第二侧壁间隔件48，并且形成如图6所示的擦除栅极氧化物49。第二侧壁间隔件48由介电材料的一层或多层制成。在一个实施例中，第二侧壁间隔件48由通过cvd形成的氧化硅制成。擦除栅极氧化物49由氧化硅制成。在一些实施例中，形成氧化硅层并且之后图案化氧化硅层以从擦除栅极区去除氧化硅层，并且之后实施湿氧化，从而形成擦除栅极氧化物49。在特定实施例中，也形成了用于选择栅极(字线)的栅极介电层。在一些实施例中，第一介电层20保留作为栅极介电层，并且在特定实施例中，减薄将用作选择栅极的栅极介电层的第一介电层20。
通过上述操作，形成如图6所示的堆叠结构mc1、mc2、mc3和mc4。堆叠结构mc1和mc2将成为一对存储器单元，并且堆叠结构mc3和mc4将成为另一对存储器单元。堆叠结构mc1和mc2之间的距离等于堆叠结构mc3和mc4之间的距离，并且小于堆叠结构mc2和mc3之间的距离。
之后，如图7所示，在图6的结构上方形成第三多晶硅层50并且在第三多晶硅层50上方形成平坦化层52。在一些实施例中，从堆叠结构mc2和mc3之间的平坦部分处测量的第三多晶硅层50的厚度t11在从约40nm至约200nm的范围内。在特定实施例中，从硬掩模层42的顶面处测量的第三多晶硅层50的厚度t12在从约40nm至约100nm的范围内。在一些实施例中，在形成第三多晶硅层50之后，堆叠结构的高度为约200nm至约400nm。
如图7所示，通过cvd共形地形成第三多晶硅层50，在堆叠结构mc2和mc3之间形成大的间隙(平坦部分)。另一方面，可以形成平坦化层52以填充大的间隙。
在一些实施例中，平坦化层52由具有低粘度的有机材料制成。在特定实施例中，平坦化层52由光刻胶或底部抗反射涂层(barc)(在光刻操作中用作光刻胶的下面的层)的一层或多层制成。对于248nm和/或193nm光，barc通常具有介于约0.2至约0.6之间的衰减系数(k因子)。
在一些实施例中，从平坦部分处测量的平坦化层52的厚度t21在从约100nm至300nm的范围内。在特定实施例中，在硬掩模层42之上测量的平坦化层52的厚度t22在从约20nm至约50nm的范围内，并且从两个堆叠结构的中点(位于将形成的控制栅极的中心之上)处测量的平坦化层52的厚度t23在从约40nm至约100nm的范围内。
之后，如图8所示，通过使用等离子体干蚀刻实施第一回蚀刻操作以去除第三多晶硅层50的上部。
在多晶硅的蚀刻速率er1接近于平坦化层52的蚀刻速率er2的条件下实施回蚀刻操作。在一些实施例中，0.5<er1/er2<2.0，并且在其它实施例中，1/1.5<er1/er2<1.5。例如，在回蚀刻操作中采用在约0.2至约5mtorr的压力下使用hbr和cf4的等离子体工艺。
如图9a和图9b所示，在第一回蚀刻操作之后，实施第二回蚀刻操作以进一步减小第三多晶硅层50的厚度。通过第二回蚀刻操作，形成擦除栅极50e和选择栅极(字线)50s。
基于第一回蚀刻操作和第二回蚀刻操作的条件，确定了擦除栅极和选择栅极的表面轮廓。具体地，第一回蚀刻操作的条件基本确定了擦除栅极和选择栅极的表面轮廓。
如图9a所示，擦除栅极50e设置在一对堆叠结构mc1、mc2之间，并且选择栅极50s设置在该对堆叠结构的没有形成擦除栅极50e的相对侧上。如图9a所示，应该注意，在制造工艺的这个阶段，一对堆叠结构mc1、mc2的选择栅极50s连接至(未分开)如图9a所示的邻近的一对堆叠结构(mc3)的选择栅极50s。
在一些实施例中，如图9b所示，擦除栅极50e(多晶硅层50)的上表面和与擦除栅极50e接触的一个第二侧壁间隔件48(例如，结构mc1的右侧)在擦除栅极50e的上表面和一个侧壁间隔件48的接触点处形成角度θ11，其中，从擦除栅极的上表面测量，90°<θ11<120°。在其它实施例中，其中，90°<θ11<115°。
此外，从浮置栅极(多晶硅层30)的上表面的层级至接触点测量的擦除栅极50e的厚度d1足够大以覆盖侧壁间隔件48(覆盖控制栅极40)。在一些实施例中，厚度d1大于第二介电层35和控制栅极(第二多晶硅层40)的总厚度。
类似地，如图9b所示，选择栅极50s(多晶硅层50)的上表面和与选择栅极50s接触的一个第二侧壁间隔件48(例如，结构mc2的右侧)在选择栅极50s的上表面和一个侧壁间隔件48的接触点处形成角度θ21，其中，从选择栅极的上表面测量，90°<θ21<130°。在其它实施例中，其中，90°<θ21<125°。在一些实施例中，θ21＞θ11。
如果多晶硅的蚀刻速率er1大于平坦化层的蚀刻速率er2，例如，在第一回蚀刻操作中5.0<er1/er2，角度θ11将变得小于90°，在擦除栅极的表面处形成倒v形或凸形，并且d1将小于第二介电层35和控制栅极(第二多晶硅层40)的总厚度，这将降低耐久性能并且使擦除操作更慢。在一些实施例中，d1在从约45nm至约80nm的范围内。
相反地，在本发明的一些实施例中，在初始状态和后应力状态之间的电压偏移方面，耐久性能可以提高约40％，并且单元擦除时间可以提高约20％。
图9c和图9d示出了根据其它实施例的截面图。在图9c和图9d中，包括控制栅极40和硬掩模层42的堆叠结构沿着x方向具有锥形截面，并且因此与擦除栅极50e接触的一个侧壁间隔件48相对于与衬底10的主表面垂直的法线nl朝向选择栅极50s侧倾斜，在一个侧壁间隔件48与法线nl之间形成如图9c所示的角度θ12。在一些实施例中，从法线nl测量，0°<θ12<15°，并且在其它实施例中，从法线nl测量，0°<θ12<10°。如图9c所示，擦除栅极50e的上表面相对于衬底10的主表面是基本平坦的，同时90°<θ11<115°。
此外，在图9d中，擦除栅极50e的上表面和平行于衬底10的表面的水平面hp在擦除栅极50e的上表面和一个侧壁间隔件48的接触点处形成角度θ13，其中，在一些实施例中，从水平面测量，-20°<θ13<15°，并且θ13小于0°意味着擦除栅极50e的第三多晶硅层的厚度随着与一个侧壁间隔件的距离的增加而减小，在x方向上形成v形(u形和/或凹形)截面。在其它实施例中，-15°<θ13<10°。
与图9b类似，在图9c和图9d的结构中，可以提高耐久性能并且可以提高单元擦除时间。
如图10所示，在通过蚀刻第三多晶硅层50形成选择栅极50s和擦除栅极50e之后，在图9a的结构上方形成第一覆盖层54，并且在第一覆盖层54上方形成第二覆盖层56。在一些实施例中，第一覆盖层54由诸如氧化硅的氧化硅基介电材料制成，并且第二覆盖层56由诸如sin或sion的氮化硅基介电材料制成。
此外，如图11所示，在图10的结构上方形成具有开口62的光刻胶图案60。在一些实施例中，在光刻胶图案60下方使用barc58。
如图12所示，通过使用光刻胶图案60作为蚀刻掩模，图案化第一覆盖层和第二覆盖层，并且之后图案化第三多晶硅层50，以通过开口64分隔开选择栅极。在第三多晶硅层50的蚀刻期间和/或之后，去除第二覆盖层56。
随后，如图13所示，在开口64的侧壁和其它位置上形成间隔件层66。间隔件层66由诸如sin、sion或siocn的氮化硅基材料制成，并且通过沉积介电材料的毯式层和随后的各向异性蚀刻形成。
此外，如图14所示，在开口64的底部中以及擦除栅极50s和选择栅极50e上形成硅化物层68，形成接触蚀刻停止层(cesl)70，并且之后形成层间介电(ild)层72。硅化物层68由wsi、nisi、cosi和tisi的一种或多种或其它合适的硅化物材料制成。当衬底10包括ge时，形成锗化物或硅锗化物。在一些实施例中，cesl层70由通过cvd形成的诸如sin、sion或siocn的氮化硅基介电材料制成。ild层72包括sio2、sin、sioc、sicn、siocn或sion或任何其它合适的介电材料的一层或多层，并且可以通过cvd形成。在一些实施例中，ild层72的厚度在从约50nm至约1000nm的范围内。
之后，如图15所示，通过光刻、蚀刻和金属沉积操作形成接触件74。在一些实施例中，cmp进一步用于形成接触件74。接触件74由包括al、cu、w、ti、ta、tin、tial、tialc、tialn、tan、nisi、cosi的一种或多种的导电材料和任何其它合适的导电材料制成。
应该理解，图15中所示的结构进一步经受cmos工艺以形成诸如互连通孔、互连金属层、钝化层等的各个部件。
图16至图22b通常示出了根据本发明的一个实施例的示出用于制造包括非易失性存储器单元的半导体器件的顺序工艺的截面图。应该理解，可以在图16至图22b所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下描述的一些操作。为了简单起见，可能不示出一些元件。操作的顺序可以互换。在以下实施例中，可以采用与图1至图15的那些相同或类似的材料、配置、结构、工艺和/或操作，并且可以省略它们详细的说明。
在以下实施例中，半导体器件包括非易失性存储器(nvm)单元和诸如逻辑电路的外围电路lg。在一些实施例中，在制造nvm单元和外围逻辑电路之前，蚀刻nvm单元区中的衬底以在nvm单元区和外围逻辑电路区之间制成“阶梯”。该阶梯高度对应于形成ild层时如果没有形成阶梯的高度差。
如图16所示，在nvm单元区和外围逻辑电路区中形成第三多晶硅层50。用于外围逻辑电路区的第三多晶硅层50可以用作栅电极或伪栅电极(在使用栅极置换技术的情况下)。在外围逻辑电路区中，在形成第三多晶硅层50之前，在衬底10上形成栅极介电层22。此外，在形成第三多晶硅层50之后，在nvm单元区和外围逻辑电路区中形成介电覆盖层80。介电覆盖层80由氧化硅基材料制成，诸如由正硅酸乙酯(teos)形成的氧化硅或其它合适的介电材料。
如图17所示，在形成介电覆盖层80之后，外围逻辑电路lg由光刻胶82覆盖，并且去除nvm单元区中的介电覆盖层80。之后，如图18所示，去除光刻胶82。
随后，如图19所示，在nvm单元区和外围逻辑电路区中形成第四多晶硅层84。
之后，如图20所示，实施诸如cmp的平坦化操作以去除第四多晶硅层84和第三多晶硅层50的上部，使得硬掩模层42暴露。在一些实施例中，由于抛光速率差，硬掩模层42从多晶硅层稍微突出。
此外，如图21所示，与图9a的操作类似，实施回蚀刻操作以进一步减小第三多晶硅层的厚度。
通过cmp操作和/或回蚀刻操作，基本全部去除了外围逻辑电路区中的第四多晶硅层84。
之后，如图22a所示，去除外围逻辑电路区中的介电覆盖层80，从而暴露第三多晶硅层，使得随后可以对第三多晶硅层50实施随后的操作。
如图22b所示，与图9b至图9d类似，擦除栅极50e(多晶硅层50)的上表面和与擦除栅极50e接触的一个第二侧壁间隔件48(例如，结构mc1的右侧)在擦除栅极50e的上表面和一个侧壁间隔件48的接触点处形成角度θ31，其中，从擦除栅极的上表面测量，90°<θ31<120°。在其它实施例中，90°<θ31<115°。
此外，从浮置栅极(多晶硅层30)的上表面的层级至接触点测量的擦除栅极50e的厚度d11足够大以覆盖侧壁间隔件48(覆盖控制栅极40)。在一些实施例中，厚度d11大于第二介电层35和控制栅极(第二多晶硅层40)的总厚度。在一些实施例中，d11在从约45nm至约80nm的范围内。
类似地，选择栅极50s(多晶硅层50)的上表面和与选择栅极50s接触的一个第二侧壁间隔件48(例如，结构mc2的右侧)在选择栅极50s的上表面和一个侧壁间隔件48的接触点处形成角度θ41，其中，从选择栅极的上表面测量，90°<θ41<130°。在其它实施例中，其中，90°<θ41<125°。
在一些实施例中，擦除栅极50e的上表面相对于衬底10的主表面是基本平坦的(变化小于3nm)，同时90°<θ31<115°。在其它实施例中，擦除栅极50e的上表面在x方向上具有v形、u形和/或凹形截面。
应该理解，图22a中所示的结构进一步经受如以上用图10至图15说明的制造操作，并且进一步经受cmos工艺以形成诸如互连通孔、互连金属层、钝化层等的各个部件。
此外，如以上用图16至图22a说明的用于外围逻辑电路区lg的制造操作可以施加至如以上用图1至图15说明的制造操作。
应该理解，不是所有的优势都必须在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其它实施例或实例可以提供不同的优势。
根据本发明的一些实施例，通过控制擦除栅极的表面轮廓，在初始状态和后应力状态之间的电压偏移方面，耐久性能可以提高约40％，并且单元擦除时间可以提高约20％。
根据本发明的一个方面，在用于制造包括非易失性存储器的半导体器件的方法中，在衬底上方形成堆叠结构。该堆叠结构包括第一多晶硅层和第二多晶硅层。在堆叠结构的相对侧上形成侧壁间隔件。在堆叠结构上方形成第三多晶硅层，从而覆盖堆叠结构。去除第三多晶硅层的上部，从而形成选择栅极和擦除栅极。擦除栅极的上表面和与擦除栅极接触的侧壁间隔件的一个在擦除栅极的上表面和侧壁间隔件的一个的接触点处形成角度θ1，其中，从擦除栅极的上表面测量，90°<θ1<115°。
在上述方法中，其中，所述侧壁间隔件的所述一个相对于所述衬底的表面的法线朝向选择栅极侧倾斜。
在上述方法中，其中，所述侧壁间隔件的所述一个相对于所述衬底的表面的法线朝向选择栅极侧倾斜，从所述法线测量，0°<θ2<10°。
在上述方法中，其中，所述侧壁间隔件的所述一个相对于所述衬底的表面的法线朝向选择栅极侧倾斜，所述擦除栅极的上表面和平行于所述衬底的所述表面的水平面在所述擦除栅极的上表面和所述侧壁间隔件的所述一个的接触点处形成角度θ3，其中，从所述水平面测量，-15°<θ3<10°。
在上述方法中，其中，形成所述堆叠结构包括：在所述衬底上方形成第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成第二介电膜；在所述第二介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜和所述第二介电膜，从而形成所述第二多晶硅层和第二介电层；以及在形成所述第二多晶硅层和所述第二介电层之后，图案化所述第一多晶硅膜，从而形成所述第一多晶硅层。
在上述方法中，其中，形成所述堆叠结构包括：在所述衬底上方形成第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成第二介电膜；在所述第二介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜和所述第二介电膜，从而形成所述第二多晶硅层和第二介电层；以及在形成所述第二多晶硅层和所述第二介电层之后，图案化所述第一多晶硅膜，从而形成所述第一多晶硅层，形成所述堆叠结构还包括，在图案化所述第二多晶硅膜和所述第二介电膜之后并且在图案化所述第一多晶硅膜之前，在所述第二多晶硅层和所述第二介电层的相对侧上形成第一侧壁间隔件。
在上述方法中，其中，形成所述堆叠结构包括：在所述衬底上方形成第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成第二介电膜；在所述第二介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜和所述第二介电膜，从而形成所述第二多晶硅层和第二介电层；以及在形成所述第二多晶硅层和所述第二介电层之后，图案化所述第一多晶硅膜，从而形成所述第一多晶硅层，形成所述堆叠结构还包括，在图案化所述第二多晶硅膜和所述第二介电膜之后并且在图案化所述第一多晶硅膜之前，在所述第二多晶硅层和所述第二介电层的相对侧上形成第一侧壁间隔件，形成所述堆叠结构还包括，在图案化所述第一多晶硅膜之后，形成作为所述侧壁间隔件的第二侧壁间隔件。
在上述方法中，其中，形成所述堆叠结构包括：在所述衬底上方形成第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成第二介电膜；在所述第二介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜和所述第二介电膜，从而形成所述第二多晶硅层和第二介电层；以及在形成所述第二多晶硅层和所述第二介电层之后，图案化所述第一多晶硅膜，从而形成所述第一多晶硅层，形成所述堆叠结构还包括，在图案化所述第二多晶硅膜和所述第二介电膜之后并且在图案化所述第一多晶硅膜之前，在所述第二多晶硅层和所述第二介电层的相对侧上形成第一侧壁间隔件，所述第一侧壁间隔件具有三层结构，所述三层结构包括至少一个氮化硅层和至少一个氧化硅层。
在上述方法中，其中：所述堆叠结构还包括盖绝缘层，以及去除所述第三多晶硅层的上部包括：在所述第三多晶硅层上方形成平坦化层；使用第一等离子体工艺实施第一回蚀刻操作以部分地去除所述平坦化层和所述第三多晶硅层，从而暴露所述盖绝缘层；和使用第二等离子体工艺实施第二回蚀刻操作以进一步减小所述第三多晶硅层的厚度，从而形成所述选择栅极和所述擦除栅极。
在上述方法中，其中：所述堆叠结构还包括盖绝缘层，以及去除所述第三多晶硅层的上部包括：在所述第三多晶硅层上方形成平坦化层；使用第一等离子体工艺实施第一回蚀刻操作以部分地去除所述平坦化层和所述第三多晶硅层，从而暴露所述盖绝缘层；和使用第二等离子体工艺实施第二回蚀刻操作以进一步减小所述第三多晶硅层的厚度，从而形成所述选择栅极和所述擦除栅极，其中，所述平坦化层由有机材料制成。
在上述方法中，其中：所述堆叠结构还包括盖绝缘层，以及去除所述第三多晶硅层的上部包括：在所述第三多晶硅层上方形成平坦化层；使用第一等离子体工艺实施第一回蚀刻操作以部分地去除所述平坦化层和所述第三多晶硅层，从而暴露所述盖绝缘层；和使用第二等离子体工艺实施第二回蚀刻操作以进一步减小所述第三多晶硅层的厚度，从而形成所述选择栅极和所述擦除栅极，其中，所述平坦化层由有机材料制成，相对于248nm或193nm光，所述有机材料具有介于0.2至0.6之间的衰减系数。
在上述方法中，其中：所述堆叠结构还包括盖绝缘层，以及去除所述第三多晶硅层的上部包括：在所述第三多晶硅层上方形成第四多晶硅层；实施第一平坦化操作以部分地去除所述第三多晶硅层和所述第四多晶硅层，从而暴露所述盖绝缘层；以及实施第二平坦化操作以进一步减小所述第三多晶硅层和所述第四多晶硅层的厚度，从而形成所述选择栅极和所述擦除栅极。
在上述方法中，其中：所述堆叠结构还包括盖绝缘层，以及去除所述第三多晶硅层的上部包括：在所述第三多晶硅层上方形成第四多晶硅层；实施第一平坦化操作以部分地去除所述第三多晶硅层和所述第四多晶硅层，从而暴露所述盖绝缘层；以及实施第二平坦化操作以进一步减小所述第三多晶硅层和所述第四多晶硅层的厚度，从而形成所述选择栅极和所述擦除栅极，其中，所述第一平坦化操作包括化学机械抛光操作。
在上述方法中，其中：所述堆叠结构还包括盖绝缘层，以及去除所述第三多晶硅层的上部包括：在所述第三多晶硅层上方形成第四多晶硅层；实施第一平坦化操作以部分地去除所述第三多晶硅层和所述第四多晶硅层，从而暴露所述盖绝缘层；以及实施第二平坦化操作以进一步减小所述第三多晶硅层和所述第四多晶硅层的厚度，从而形成所述选择栅极和所述擦除栅极，其中，所述第二平坦化操作包括使用等离子体工艺的回蚀刻操作。
根据本发明的另一方面，半导体器件包括非易失性存储器。非易失性存储器包括堆叠栅极结构(包括浮置栅极和控制栅极)、设置在堆叠栅极结构的相对侧上的侧壁间隔件以及分别设置在堆叠栅极结构的侧上的擦除栅极和选择栅极。擦除栅极的上表面和与擦除栅极接触的侧壁间隔件的一个在擦除栅极的上表面和侧壁间隔件的一个的接触点处形成角度θ1，其中，从擦除栅极的上表面测量，90°<θ1<115°。
在上述半导体器件中，其中，所述侧壁间隔件的所述一个相对于衬底的表面的法线朝向选择栅极侧倾斜，在所述侧壁间隔件的所述一个与所述法线之间形成角度θ2。
在上述半导体器件中，其中，所述侧壁间隔件的所述一个相对于衬底的表面的法线朝向选择栅极侧倾斜，在所述侧壁间隔件的所述一个与所述法线之间形成角度θ2，从所述法线测量，0°<θ2<10°。
在上述半导体器件中，其中，所述侧壁间隔件的所述一个相对于衬底的表面的法线朝向选择栅极侧倾斜，在所述侧壁间隔件的所述一个与所述法线之间形成角度θ2，所述擦除栅极的上表面和平行于所述衬底的表面的水平面在所述擦除栅极的上表面和所述侧壁间隔件的所述一个的所述接触点处形成角度θ3，其中，从所述水平面测量，-15°<θ3<10°。
根据本发明的另一方面，半导体器件包括非易失性存储器。非易失性存储器包括堆叠栅极结构(包括浮置栅极和控制栅极)、设置在堆叠栅极结构的相对侧上的侧壁间隔件以及分别设置在堆叠栅极结构的侧上的擦除栅极和选择栅极。擦除栅极的上表面与平行于衬底的表面的水平面在擦除栅极的上表面和侧壁间隔件的一个的接触点处形成角度θ，其中，从水平面测量，-15°<θ<10°。
在上述半导体器件中，其中，所述擦除栅极的上表面相对于所述衬底高于所述控制栅极的上表面。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。