本发明涉及半导体制造领域，尤其涉及一种快闪存储器及其形成方法。
背景技术
快闪存储器是集成电路产品中一种重要的器件。快闪存储器的主要特点是在不加电压的情况下能长期保持存储的信息。快闪存储器具有集成度高、较快的存取速度和易于擦除等优点，因而得到广泛的应用。
快闪存储器分为两种类型：叠栅(stackgate)快闪存储器和分栅(splitgate)快闪存储器。叠栅快闪存储器具有浮栅和位于浮栅的上方的控制栅。叠栅快闪存储器存在过擦除的问题。与叠栅快闪存储器不同的是，分栅快闪存储器在浮栅的一侧形成作为擦除栅极的字线。分栅快闪存储器能有效的避免过擦除效应。
然而，现有的分栅快闪存储器的性能较差。
技术实现要素：
本发明解决的问题是提供一种快闪存储器及其形成方法，以提高快闪存储器的性能。
为解决上述问题，本发明提供一种快闪存储器，包括：半导体衬底，所述半导体衬底包括有效存储区和引线区，所述引线区在第一方向与有效存储区邻接，所述有效存储区包括控制擦除区，所述控制擦除区包括擦除区和沿第二方向位于擦除区两侧的控制区，第二方向与第一方向垂直，所述引线区包括第一引线区、第二引线区、引线连接区和源引线区，第一引线区与擦除区一侧的控制区在第一方向邻接，第二引线区与擦除区另一侧的控制区在第一方向邻接，源引线区与擦除区在第一方向邻接，引线连接区沿第二方向延伸且分别与第一引线区和第二引线区连接，第一引线区、第二引线区和引线连接区包围源引线区，引线连接区在第一方向上的宽度大于第一引线区在第二方向上的宽度且大于第二引线区在第二方向上的宽度；位于半导体衬底擦除区中和源引线区中的源区；位于半导体衬底擦除区上的擦除栅，所述擦除栅位于擦除区的源区上且未延伸至引线区；位于半导体衬底部分控制区上的浮栅极结构，且浮栅极结构分别位于擦除栅在第二方向的两侧，浮栅极结构未延伸至引线区；位于半导体衬底控制区、第一引线区、第二引线区和引线连接区上的控制栅极结构，且控制区的控制栅极结构还位于浮栅极结构上；控制栅插塞，所述控制栅插塞位于引线连接区的控制栅极结构的顶部表面。
可选的，所述第一引线区在第二方向上的宽度等于第二引线区在第二方向上的宽度，且第一引线区在第二方向上的宽度等于各控制区在第二方向上的宽度；所述引线连接区在第一方向上的宽度为第一引线区在第二方向上的宽度的1.5倍～3倍，引线连接区在第一方向上的宽度为第二引线区在第二方向上的宽度的1.5倍～3倍。
可选的，所述控制栅极结构包括：控制栅极结构本体、控制栅顶保护层和控制栅隔离层，所述控制栅极结构本体位于半导体衬底控制区、第一引线区、第二引线区和引线连接区上，且控制区的控制栅极结构还位于浮栅极结构上，控制区的控制栅极结构本体在第二方向的宽度小于浮栅极结构在第二方向的宽度，控制栅顶保护层位于控制区的控制栅极结构本体的顶部表面，且控制栅顶保护层未覆盖第一引线区、第二引线区和引线连接区的控制栅极结构本体的顶部表面，所述控制栅隔离层位于所述控制栅极结构本体的侧壁；所述控制栅插塞位于引线连接区的控制栅极结构本体的顶部表面。
可选的，所述浮栅极结构的顶部表面呈凹陷状；所述浮栅极结构的顶部边缘朝向擦除栅的一侧具有尖端。
可选的，还包括：位于所述源引线区的源区上的源插塞，所述源插塞与源引线区的源区电学连接；位于所述擦除栅和擦除区的源区之间、以及擦除栅和浮栅极结构之间的擦除隔离层；所述有效存储区还包括字线位线区，所述字线位线区分别位于控制擦除区在第二方向的两侧；所述快闪存储器还包括：分别位于擦除栅、浮栅极结构和控制栅极结构两侧字线位线区上的字线结构；位于字线结构、擦除栅和控制栅极结构两侧的半导体衬底字线位线区中的漏区。
本发明还提供一种快闪存储器的形成方法，包括：提供半导体衬底，所述半导体衬底包括有效存储区和引线区，所述引线区在第一方向与有效存储区邻接，所述有效存储区包括控制擦除区，所述控制擦除区包括擦除区和沿第二方向位于擦除区两侧的控制区，第二方向与第一方向垂直，所述引线区包括第一引线区、第二引线区、引线连接区和源引线区，第一引线区与擦除区一侧的控制区在第一方向邻接，第二引线区与擦除区另一侧的控制区在第一方向邻接，源引线区与擦除区在第一方向邻接，引线连接区沿第二方向延伸且分别与第一引线区和第二引线区连接，第一引线区、第二引线区和引线连接区包围源引线区，引线连接区在第一方向上的宽度大于第一引线区在第二方向上的宽度且大于第二引线区在第二方向上的宽度；形成位于半导体衬底擦除区中和源引线区中的源区；形成位于半导体衬底擦除区上的擦除栅，所述擦除栅位于擦除区的源区上且未延伸至引线区；形成位于半导体衬底部分控制区上的浮栅极结构，且浮栅极结构分别位于擦除栅在第二方向的两侧，浮栅极结构未延伸至引线区；形成位于半导体衬底控制区、第一引线区、第二引线区和引线连接区上的控制栅极结构，且控制区的控制栅极结构还位于浮栅极结构上；在引线连接区的控制栅极结构的顶部表面形成控制栅插塞。
可选的，所述有效存储区还包括字线位线区，所述字线位线区分别位于控制擦除区在第二方向的两侧；形成所述浮栅极结构、控制栅极结构、源区和擦除栅的方法包括：在擦除区和源引线区上、以及半导体衬底的部分控制擦除区上形成浮栅极结构膜，且位于控制擦除区上的浮栅极结构膜还延伸至半导体衬底的字线位线区上；在浮栅极结构膜和半导体衬底上形成介质层，介质层中具有第一开口，第一开口位于控制区、第一引线区、第二引线区和引线连接区上且未延伸至擦除区、源引线区和字线位线区上；在第一开口中形成初始控制栅极结构，初始栅极结构包括控制栅极结构本体和位于控制栅极结构本体的整个顶部表面的初始控制栅顶保护层；形成初始控制栅极结构后，去除擦除区和源引线区上的介质层、以及擦除区和源引线区的浮栅极结构膜，在介质层中形成第二开口；在第二开口底部的半导体衬底擦除区和源引线区中形成源区；形成源区后，在第二开口中形成擦除栅；形成擦除栅后，去除字线位线区的介质层、以及第一引线区、第二引线区、引线连接区和源引线区周围引线区的介质层；去除字线位线区的介质层、以及第一引线区、第二引线区、引线连接区和源引线区周围引线区的介质层后，去除字线位线区的浮栅极结构膜，使控制区的浮栅极结构膜形成浮栅极结构；去除字线位线区的浮栅极结构膜后，去除源引线区上的擦除栅；去除源引线区上的擦除栅后，去除第一引线区、第二引线区和引线连接区上的初始控制栅顶保护层，使控制区的初始控制栅顶保护层形成控制栅顶保护层，且使初始控制栅极结构形成控制栅极结构。
可选的，还包括：在初始控制栅极结构和擦除栅两侧的字线位线区上形成字线结构；在形成字线结构的过程中，去除源引线区上的擦除栅；形成所述控制栅极结构后，所述字线结构位于控制栅极结构、浮栅极结构和擦除栅两侧的字线位线区上。
可选的，还包括：在第一开口中形成初始控制栅极结构之前，对第一开口底部的浮栅极结构膜进行刻蚀，使第一开口底部的浮栅极结构膜表面呈凹陷状；形成浮栅极结构后，所述浮栅极结构的顶部边缘朝向擦除栅的一侧具有尖端。
可选的，所述初始栅极结构还包括位于控制栅极结构本体侧壁的控制栅隔离层；形成擦除栅后，控制栅极结构本体和擦除栅之间具有控制栅隔离层；所述快闪存储器的形成方法还包括：在所述第二开口中形成擦除栅之前，在第二开口的侧壁和底部形成擦除隔离层；形成所述擦除栅后，所述擦除栅和擦除区的源区之间、以及擦除栅和浮栅极结构之间具有擦除隔离层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的快闪存储器中，所述引线区包括引线连接区，引线连接区沿第二方向延伸且分别与第一引线区和第二引线区连接，引线连接区在第一方向上的宽度大于第一引线区在第二方向上的宽度且大于第二引线区在第二方向上的宽度，这样使得引线连接区的控制栅极结构的宽度大于第一引线区的控制栅极结构的宽度且大于第二引线区的控制栅极结构的宽度。由于引线连接区的控制栅极结构的宽度较大，而控制栅插塞位于引线连接区的控制栅极结构上，因此使得控制栅插塞容易与引线连接区的控制栅极结构对准。由于第一引线区在第二方向上的宽度以及第二引线区在第二方向上的宽度较小，因此使得第一引线区的控制栅极结构与相邻存储单元中的第二引线区的控制栅极结构之间有充足的空间，第一引线区的控制栅极结构与相邻存储单元中的第二引线区的控制栅极结构不易短路。综上，提高了快闪存储器的性能。
进一步，所述浮栅极结构的顶部边缘朝向擦除栅的一侧具有尖端，这样当擦除栅进行擦除操作时，该尖端能够降低隧穿效应的通道电压，使得电子更容易从浮栅极结构隧穿至擦除栅，提高擦除效率。
本发明技术方案提供的快闪存储器的形成方法中，所述引线区包括引线连接区，引线连接区沿第二方向延伸且分别与第一引线区和第二引线区连接，引线连接区在第一方向上的宽度大于第一引线区在第二方向上的宽度且大于第二引线区在第二方向上的宽度，这样使得引线连接区的控制栅极结构的宽度较大，而控制栅插塞位于引线连接区的控制栅极结构上，因此使得控制栅插塞容易与引线连接区的控制栅极结构对准。由于第一引线区在第二方向上的宽度以及第二引线区在第二方向上的宽度较小，因此使得第一引线区的控制栅极结构与相邻存储单元中的第二引线区的控制栅极结构之间有充足的空间，第一引线区的控制栅极结构与相邻存储单元中的第二引线区的控制栅极结构不易短路。综上，提高了快闪存储器的性能。
附图说明
图1是一种快闪存储器的结构示意图；
图2至图26是本发明一实施例中快闪存储器形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的快闪存储器的性能较差。
一种快闪存储器，请参考图1，包括：半导体衬底100，所述半导体衬底100包括有效存储区m和引线区n，所述引线区n在第一方向x1与有效存储区m邻接，所述有效存储区m包括控制擦除区，所述控制擦除区包括擦除区和沿第二方向y1位于擦除区两侧的控制区，第二方向y1与第一方向x1垂直，所述引线区n包括第一引线区、第二引线区和源引线区，第一引线区与擦除区一侧的控制区在第一方向x1邻接，第二引线区与擦除区另一侧的控制区在第一方向x1邻接，源引线区与擦除区在第一方向x1邻接，且源引线区位于第一引线区和第二引线区之间；位于半导体衬底100擦除区中和源引线区中的源区130；位于擦除区的源区上的擦除栅120，所述擦除栅120未延伸至引线区n；位于半导体衬底100部分控制区上的浮栅极结构(未图示)，且浮栅极结构分别位于擦除栅在第二方向y1的两侧，浮栅极结构未延伸至引线区n；位于半导体衬底100控制区、第一引线区、第二引线区上的控制栅极结构140，且控制区的控制栅极结构140还位于浮栅极结构上；分别位于第一引线区和第二引线区的控制栅极结构140上的控制栅插塞(未图示)。
随着快闪存储器的特征尺寸的不断减小，快闪存储器中各部件的特征尺寸均减小。所述源引线区上用于形成源插塞，为了使得源插塞和源引线区中的源区能够对准，通常将源引线区在第二方向上的尺寸设计的大于擦除区在第二方向上的尺寸，这样导致在相邻的存储单元中，相邻的第一引线区和第二引线区之间的距离相对于相邻的控制区之间的距离较小。其次，为了使得控制栅插塞能够与第一引线区和第二引线区的控制栅极结构对准，因此设计第一引线区和第二引线区的控制栅极结构的宽度大于控制区的控制栅极结构的宽度。
然而，由于在相邻的存储单元中，相邻的第一引线区和第二引线区之间的距离相对于相邻的控制区之间的距离较小，且第一引线区和第二引线区的控制栅极结构的宽度大于控制区的控制栅极结构的宽度，因此导致第一引线区的控制栅极结构至相邻的存储单元中的第二引线区的控制栅极结构之间的空间不足，第一引线区的控制栅极结构至相邻的存储单元中的第二引线区的控制栅极结构发生短路。
在此基础上，本发明提供一种快闪存储器，包括：半导体衬底，半导体衬底包括有效存储区和引线区，引线区包括第一引线区、第二引线区、引线连接区和源引线区，引线连接区的宽度大于第一引线区的宽度且大于第二引线区的宽度；位于半导体衬底擦除区中和源引线区中的源区；位于半导体衬底擦除区上的擦除栅，擦除栅位于擦除区的源区上且未延伸至引线区；位于半导体衬底部分控制区上的浮栅极结构，浮栅极结构分别位于擦除栅在第二方向的两侧；位于半导体衬底控制区、第一引线区、第二引线区和引线连接区上的控制栅极结构，控制区的控制栅极结构还位于浮栅极结构上；位于引线连接区的控制栅极结构顶部表面的控制栅插塞。所述快闪存储器的性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图26是本发明一实施例中快闪存储器形成过程的结构示意图。
参考图2，提供半导体衬底200，所述半导体衬底200包括有效存储区a和引线区b，所述引线区b在第一方向x与有效存储区a邻接，所述有效存储区a包括控制擦除区a1，所述控制擦除区a1包括擦除区a11和沿第二方向y位于擦除区a11两侧的控制区a12，第二方向y与第一方向x垂直，所述引线区b包括第一引线区b1、第二引线区b2、引线连接区b3和源引线区b4，第一引线区b1与擦除区a11一侧的控制区a12在第一方向x邻接，第二引线区b2与擦除区a11另一侧的控制区a12在第一方向x邻接，源引线区b4与擦除区a11在第一方向x邻接，引线连接区b3沿第二方向y延伸且分别与第一引线区b1和第二引线区b2连接，第一引线区b1、第二引线区b2和引线连接区b3包围源引线区b4，引线连接区b3在第一方向x上的宽度大于第一引线区b1在第二方向y上的宽度且大于第二引线区b2在第二方向y上的宽度。
所述半导体衬底200的材料可以是硅、锗或者锗化硅。所述半导体衬底200还可以是绝缘体上硅(soi)、绝缘体上锗(geoi)或者绝缘体上锗化硅(sigeoi)。本实施例中，所述半导体衬底200的材料为单晶硅。
所述擦除区a11和控制区a12的延伸方向均平行于第一方向x。
所述第一引线区b1在第二方向y上的宽度等于第二引线区b2在第二方向y上的宽度，且第一引线区b1在第二方向y上的宽度等于各控制区a12在第二方向y上的宽度；所述引线连接区b3在第一方向x上的宽度为第一引线区b1在第二方向y上的宽度的1.5倍～3倍；所述引线连接区b3在第一方向x上的宽度为第二引线区b2在第二方向y上的宽度的1.5倍～3倍。
所述引线连接区b3在第一方向x上的宽度定义后续引线连接区b3的控制栅极结构在第一方向x上的宽度。第一引线区b1在第二方向y上的宽度定义后续第一引线区b1的控制栅极结构在第二方向y上的宽度，第二引线区b2在第二方向y上的宽度定义后续第二引线区b2的控制栅极结构在第二方向y上的宽度。
所述有效存储区a还包括字线位线区a2，字线位线区a2分别位于控制擦除区a1在第二方向y的两侧。所述字线位线区a2位于相邻的控制擦除区a1之间。
所述源引线区b4分别与第一引线区b1、第二引线区b2和引线连接区b3分立。
需要说明的是，有效存储区a包括多个沿第二方向y排列的存储单元，每个存储单元包括两个相邻的控制区a12、相邻的控制区a12之间的擦除区a11、以及部分字线位线区a2。而引线连接区b3分别与第一引线区b1和第二引线区b2连接指的是：引线连接区b3与同一个存储单元中的第一引线区b1和第二引线区b2连接，而在相邻的存储单元中的相邻第一引线区b1和第二引线区b2之间没有引线连接区b3。
随着快闪存储器的特征尺寸的不断减小，快闪存储器中各部件的特征尺寸均减小。所述源引线区b4上用于形成源插塞，为了使得后续源插塞和源引线区b4中的源区能够对准，通常将源引线区b4在第二方向y上的尺寸设计的大于擦除a11区在第二方向y上的尺寸，这样在相邻的存储单元中，相邻的第一引线区b1和第二引线区b2之间的距离相对于相邻的控制区a12之间的距离较小。
接着，形成位于半导体衬底200擦除区a11中和源引线区b4中的源区；形成位于半导体衬底200擦除区a11上的擦除栅，所述擦除栅位于擦除区a11的源区上且未延伸至引线区；形成位于半导体衬底200部分控制区a12上的浮栅极结构，且浮栅极结构分别位于擦除栅在第二方向y的两侧，浮栅极结构未延伸至引线区；形成位于半导体衬底200控制区a12、第一引线区b1、第二引线区b2和引线连接区b3上的控制栅极结构，且控制区a12的控制栅极结构还位于浮栅极结构上；在引线连接区b3的控制栅极结构的顶部表面形成控制栅插塞。
下面具体介绍形成所述浮栅极结构、控制栅极结构、源区和擦除栅的方法。
参考图3，在半导体衬底200的擦除区a11和源引线区b4上、以及半导体衬底200的部分控制擦除区a1上形成浮栅极结构膜210，且位于控制擦除区a1上的浮栅极结构膜210还延伸至半导体衬底200的字线位线区a2上。
本实施例还包括：在形成浮栅极结构膜210的过程中，形成位于部分半导体衬底200中的衬底隔离层(未图示)。所述衬底隔离层的材料为氧化硅。
具体的，在半导体衬底200的有效存储区a和引线区b上形成初始浮栅结构膜(未图示)；在初始浮栅结构膜上形成掩膜材料层(未图示)；图形化所述掩膜材料层、初始浮栅结构膜和部分半导体衬底200，形成所述浮栅极结构膜210和位于浮栅极结构膜210上的第一掩膜层，同时形成沟槽，所述沟槽位于浮栅极结构膜210周围的半导体衬底200中；在所述沟槽中形成衬底隔离层；形成衬底隔离层后，去除所述第一掩膜层。所述浮栅极结构膜210由初始浮栅结构膜形成，所述第一掩膜层由掩膜材料层形成。
本实施例中，在引线区b，仅源引线区b4上有浮栅极结构膜210。
所述浮栅极结构膜210包括浮栅介质膜211和位于浮栅介质膜211上浮栅电极膜212，浮栅介质膜211位于半导体衬底200的擦除区a11和源引线区b4上、以及半导体衬底200的部分控制擦除区a1上，且位于控制擦除区a1上的浮栅介质膜211还延伸至半导体衬底200的字线位线区a2上。所述浮栅介质膜211的材料为氧化硅或高k(k大于3.9)，所述浮栅电极膜212的材料为多晶硅。
所述浮栅极结构膜210所在的区域对应有源区的位置。
参考图4，在浮栅极结构膜210和半导体衬底200上形成介质层230，介质层230中具有第一开口231，第一开口231位于控制区a12、第一引线区b1、第二引线区b2和引线连接区b3上且未延伸至擦除区a11、源引线区b4和字线位线区a2上。
本实施例中，第一开口231仅位于控制区a12、第一引线区b1、第二引线区b2和引线连接区b3上。
所述介质层230的材料包括氮化硅。
在有效存储区a，第一开口231的底部暴露出控制区a12的衬底隔离层和控制区a12的浮栅极结构膜210；在引线区b，第一开口231的底部暴露出第一引线区b1、第二引线区b2和引线连接区b3的衬底隔离层。
本实施例中，第一开口231在引线连接区b3沿第一方向x的宽度大于第一开口231在第一引线区b1沿第二方向y的宽度，且大于第一开口231在第二引线区b2沿第二方向y的宽度。
本实施例中，第一开口231在第一引线区b1沿第二方向y的宽度等于第一开口231在第二引线区b2沿第二方向y的宽度，且等于第一开口231在各控制区a12沿第二方向y的宽度。
本实施例中，在后续第一开口231中形成初始控制栅极结构之前，还包括：对第一开口231底部的浮栅极结构膜210进行刻蚀，使第一开口231底部的浮栅极结构膜210表面呈凹陷状。
在其它实施例中，不对第一开口底部的浮栅极结构膜进行刻蚀，相应的，第一开口底部的浮栅极结构膜表面为平面状。
结合参考图4和图5，图5为沿图4中切割线a-a1的示意图，对第一开口231底部的浮栅极结构膜210进行刻蚀，使第一开口231底部的浮栅极结构膜210表面呈凹陷状。
具体的，对第一开口231底部的浮栅极结构膜210进行刻蚀的工艺为干刻工艺，参数包括：采用的气体包括cf4、o2和n2，cf4的流量为70sccm～150sccm，o2的流量为100sccm～250sccm，n2的流量为10sccm～30sccm，源射频功率为350瓦～500瓦，偏置电压为0伏，强室压强为150mtorr～300mtorr。
本实施例中，由于第一开口231底部的浮栅极结构膜210表面呈凹陷状，因此后续形成浮栅极结构后，浮栅极结构的顶部边缘朝向擦除栅的一侧具有尖端。
参考图6至图9，在第一开口231(参考图4和图5)中形成初始控制栅极结构240，初始栅极结构240包括控制栅极结构本体241和位于控制栅极结构本体241的整个顶部表面的初始控制栅顶保护层242。
本实施例中，所述初始控制栅极结构240还包括位于控制栅极结构本体241侧壁的控制栅隔离层243。所述控制栅隔离层243和初始控制栅顶保护层242的材料包括氧化硅。在其它实施例中，初始控制栅极结构240不包括控制栅隔离层243，相应的，后续的控制栅极结构也不包括控制栅隔离层。
所述初始控制栅极结构240位于半导体衬底200控制区a12、第一引线区b1、第二引线区b2和引线连接区b3上，控制区a12的初始控制栅极结构240还位于控制区a12的浮栅极结构膜210上。
本实施例中，初始控制栅极结构240在引线连接区b3沿第一方向x的宽度大于初始控制栅极结构240在第一引线区b1沿第二方向y的宽度，且大于初始控制栅极结构240在第二引线区b2沿第二方向y的宽度。
本实施例中，初始控制栅极结构240在第一引线区b1沿第二方向y的宽度等于初始控制栅极结构240在第二引线区b2沿第二方向y的宽度，且等于各控制区a12的初始控制栅极结构240在第二方向y上的宽度。
结合参考图6和图7，图6为在图4基础上的示意图，图7为在图5基础上的示意图，在第一开口231的侧壁和底部、以及介质层230的顶部表面形成控制栅隔离材料层；回刻蚀控制栅隔离材料层直至暴露出浮栅极结构膜210表面和介质层230的顶部表面，在第一开口231的侧壁形成控制栅隔离层243。
形成所述控制栅隔离材料层的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。控制栅隔离材料层的材料包括氧化硅。
所述控制栅隔离层243分别在控制区a12、第一引线区b1、第二引线区b2和引线连接区b3上的厚度一致。
结合参考图8和图9，图8为在图6基础上的示意图，图9为在图7基础上的示意图，形成控制栅隔离层243后，在第一开口231中形成控制栅极结构本体241，所述控制栅极结构本体241的顶部表面低于介质层230的顶部表面；在第一开口231中形成位于控制栅极结构本体241的整个顶部表面的初始控制栅顶保护层242。
具体的，形成控制栅隔离层243后，在第一开口231中、以及控制栅隔离层243和介质层230上形成控制栅膜，控制栅膜包括控制栅介质膜和位于控制栅介质膜上的控制栅电极膜，其中，控制栅介质膜位于第一开口231的底部和侧壁、以及控制栅隔离层243和介质层230上；平坦化控制栅膜直至暴露出介质层230的顶部表面；之后，回刻蚀第一开口231中的部分控制栅膜以降低第一开口231中控制栅膜的高度，形成控制栅极结构本体241，控制栅极结构本体241包括控制栅介质层和位于控制栅介质层上的控制栅电极层。
所述控制栅介质层位于控制栅电极层的底部和侧壁。所述控制栅介质层的材料为氧化硅或高k(k大于3.9)介质层。所述控制栅电极层的材料为多晶硅。
本实施例中，所述控制栅隔离层243覆盖控制栅极结构本体241的侧壁。控制栅隔离层243和控制栅电极层之前具有控制栅介质层。
本实施例中，基于引线连接区b3在第一方向x上的宽度、第一引线区b1在第二方向y上的宽度、第二引线区b2在第二方向y上的宽度以及各控制区a12在第二方向y上的宽度之间的关系，使得形成的栅极结构本体241在引线连接区b3沿第一方向x的宽度大于栅极结构本体241在第一引线区b1沿第二方向y的宽度，且大于栅极结构本体241在第二引线区b2沿第二方向y的宽度。
本实施例中，控制栅电极层在引线连接区b3沿第一方向x的宽度大于控制栅电极层在第一引线区b1沿第二方向y的宽度，且大于控制栅电极层在第二引线区b2沿第二方向y的宽度。
本实施例中，栅极结构本体241在第一引线区b1沿第二方向y的宽度等于栅极结构本体241在第二引线区b2沿第二方向y的宽度，且等于栅极结构本体241在各控制区a12沿第二方向y的宽度。具体的，所述栅极结构本体241在第一方向x上的宽度为栅极结构本体241在第二方向y上的宽度的1.5倍～3倍，栅极结构本体241在第一方向x上的宽度为栅极结构本体241在第二方向y上的宽度的1.5倍～3倍。
本实施例中，控制栅电极层在第一引线区b1沿第二方向y的宽度等于控制栅电极层在第二引线区b2沿第二方向y的宽度，且等于控制栅电极层在各控制区a12沿第二方向y的宽度。
形成初始控制栅顶保护层242的方法包括：在控制栅极结构本体241的顶部表面、以及控制栅隔离层243和介质层230上形成初始控制栅顶保护膜；平坦化初始控制栅顶保护膜直至暴露出介质层230和控制栅隔离层243的顶部表面，形成初始控制栅顶保护层242。
所述初始控制栅顶保护层242的材料包括氧化硅。
所述控制栅隔离层243还覆盖初始控制栅顶保护层242的侧壁。
结合参考图10和图11，图10为在图8基础上的示意图，图11为在图9基础上的示意图，形成初始控制栅极结构240后，去除擦除区a11和源引线区b4上的介质层230、以及擦除区a11和源引线区b4的浮栅极结构膜210，在介质层230中形成第二开口232。
具体的，形成初始控制栅极结构240后，去除擦除区a11和源引线区b4上的介质层230；去除擦除区a11和源引线区b4上的介质层230后，去除擦除区a11和源引线区b4的浮栅极结构膜210。
结合参考图12和图13，图12为在图10基础上的示意图，图13为在图11基础上的示意图，在第二开口232底部的半导体衬底200擦除区a11和源引线区b4中形成源区250；形成源区250后，在第二开口232中形成擦除栅260。
形成源区250的工艺为离子注入工艺。
本实施例中，还包括：在所述第二开口232中形成擦除栅260之前，在第二开口232的侧壁和底部形成擦除隔离层261；形成所述擦除栅260后，所述擦除栅260和擦除区a11的源区250之间具有擦除隔离层261；后续形成浮栅极结构后，擦除栅260和浮栅极结构之间具有擦除隔离层261。
本实施例中，还包括：在擦除栅260的顶部表面形成擦除栅顶保护层262。所述擦除栅顶保护层262的材料包括氧化硅。本实施例中，擦除栅顶保护层262还覆盖擦除隔离层261的顶部表面。
本实施例中，所述擦除栅顶保护层262的厚度小于初始控制栅顶保护层242的厚度。
结合参考图14和图15，图14为在图12基础上的示意图，图15为在图13基础上的示意图，形成擦除栅260后，去除字线位线区a2的介质层230、以及第一引线区b1、第二引线区b2、引线连接区b3和源引线区b4周围引线区b的介质层230。
结合参考图16和图17，图16为在图14基础上的示意图，图17为在图15基础上的示意图，去除字线位线区a2的介质层230、以及第一引线区b1、第二引线区b2、引线连接区b3和源引线区b4周围引线区b的介质层230后，去除字线位线区a2的浮栅极结构膜210，使控制区a12的浮栅极结构膜210形成浮栅极结构270。
所述浮栅极结构270位于半导体衬底的部分控制区a12上。所述浮栅极结构270包括浮栅介质层271和位于浮栅介质层271上的浮栅电极层272。所述浮栅介质层271的材料参照浮栅介质膜211的材料，浮栅电极层272的材料参照浮栅电极膜212的材料。
形成浮栅极结构270后，所述浮栅极结构270的顶部边缘朝向擦除栅260一侧具有尖端。这样的好处包括：当擦除栅260进行擦除操作时，该尖端能够降低隧穿效应的通道电压，使得电子更容易从浮栅极结构270隧穿至擦除栅260，提高擦除效率。
去除字线位线区a2的浮栅极结构膜210后，去除源引线区b4上的擦除栅260。
结合参考图18、图19和图20，图18为在图16基础上的示意图，图19为在图17基础上的示意图，图20为沿着图18中切割线b-b1的剖面图，去除字线位线区a2的浮栅极结构膜210后，在初始控制栅极结构240、浮栅极结构270和擦除栅260两侧的字线位线区a2上形成字线结构280；在形成字线结构280的过程中，去除源引线区b4上的擦除栅260。
具体的，在有效存储区a和引线区b上形成字线结构膜，所述字线结构膜覆盖初始控制栅极结构240、擦除栅260和擦除栅顶保护层262；在有效存储区a的字线结构膜上形成第二掩膜层，且第二掩膜层暴露出引线区b的字线结构膜；以第二掩膜层为掩膜刻蚀去除引线区b的字线结构膜；之后，以第二掩膜层为掩膜刻蚀去除源引线区b4的擦除栅顶保护层262，暴露出源引线区b4的擦除栅260；之后，去除第二掩膜层；去除第二掩膜层后，回刻蚀有效存储区a的字线结构膜直至暴露出半导体衬底200的字线位线区a2表面，形成字线结构280；在回刻蚀有效存储区a的字线结构膜的过程中，刻蚀去除源引线区b4的擦除栅260和源引线区b4的擦除隔离层261，暴露出源引线区b4的源区250表面。
需要说明的是，由于所述擦除栅顶保护层262的厚度小于初始控制栅顶保护层242的厚度，因此以第二掩膜层为掩膜刻蚀去除源引线区b4的擦除栅顶保护层262的过程中，引线区b的初始控制栅顶保护层242的厚度被减薄但是不会被完全去除，当刻蚀去除源引线区b4的擦除栅顶保护层262后，引线区b的控制栅极结构本体241顶部表面还保留有初始控制栅顶保护层242，此时，引线区b的初始控制栅顶保护层242的厚度小于控制区a12的初始控制栅顶保护层242的厚度。
由于在刻蚀去除源引线区b4的擦除栅260之前，引线区b的控制栅极结构本体241顶部表面还保留有初始控制栅顶保护层242，且控制区a12的控制栅极结构本体241顶部表面有初始控制栅顶保护层242，因此刻蚀去除源引线区b4的擦除栅260的工艺不会对控制栅极结构本体241造成刻蚀损伤。
结合参考图21、图22、图23和图24，图21为在图18基础上的示意图，图22为在图19基础上的示意图，图23为在图20基础上的示意图，图24为沿图21中切割线c-c1的剖面图，去除源引线区b4上的擦除栅260后，去除第一引线区b1、第二引线区b2和引线连接区b3上的初始控制栅顶保护层242，使控制区a12的初始控制栅顶保护层242形成控制栅顶保护层292，且使初始控制栅极结构240形成控制栅极结构290。
由于去除源引线区b4上的擦除栅260后，引线区b的初始控制栅顶保护层242的厚度小于控制区a12的初始控制栅顶保护层242的厚度，因此能够采用无掩膜刻蚀工艺去除第一引线区b1、第二引线区b2和引线连接区b3上的初始控制栅顶保护层242。
去除第一引线区b1、第二引线区b2和引线连接区b3上的初始控制栅顶保护层242后，擦除区a11的擦除栅260顶部表面还保留有擦除栅顶保护层262。
所述控制栅极结构290位于半导体衬底200控制区a12、第一引线区b1、第二引线区b2和引线连接区b3上，控制区a12的控制栅极结构290还位于控制区a12的浮栅极结构270上。
本实施例中，所述控制栅极结构290包括：控制栅极结构本体241、控制栅顶保护层292和控制栅隔离层243，所述控制栅极结构本体241位于半导体衬底200控制区a12、第一引线区b1、第二引线区b2和引线连接区b3上，且控制区a12的控制栅极结构本体241还位于浮栅极结构270上，控制栅顶保护层292位于控制区a12的控制栅极结构本体241的顶部表面，且控制栅顶保护层292未覆盖第一引线区b1、第二引线区b2和引线连接区b3的控制栅极结构本体241的顶部表面，所述控制栅隔离层243位于所述控制栅极结构本体241的侧壁。
本实施例中，控制栅极结构290包括控制栅隔离层243，相应的，控制栅极结构本体241在第二方向y的宽度小于浮栅极结构270在第二方向y的宽度。
本实施例中，控制栅极结构本体241和擦除栅260之间具有控制栅隔离层243和擦除隔离层261，而浮栅极结构和擦除栅260之间仅具有擦除隔离层261，这样控制栅极结构本体241和擦除栅260之间的控制栅隔离层243和擦除隔离层261的总厚度，大于浮栅极结构和擦除栅260之间的擦除隔离层261，因此使得控制栅极结构本体241和擦除栅260之间的耐击穿性能提高。
本实施例中，控制栅极结构本体241和字线结构280之间具有控制栅隔离层243，使得控制栅极结构本体241和字线结构280之间的耐击穿性能提高。
在其它实施例中，控制栅极结构不包括控制栅隔离层，相应的，控制栅极结构本体在第二方向的宽度等于浮栅极结构在第二方向y的宽度。
本实施例中，控制栅极结构290在引线连接区b3沿第一方向x的宽度大于控制栅极结构290在第一引线区b1沿第二方向y的宽度，且大于控制栅极结构290在第二引线区b2沿第二方向y的宽度。
本实施例中，控制栅极结构290在第一引线区b1沿第二方向y的宽度等于控制栅极结构290在第二引线区b2沿第二方向y的宽度，且等于各控制区a12的控制栅极结构290在第二方向y上的宽度。
形成控制栅极结构290后，字线结构280分别位于擦除栅260、浮栅极结构270和控制栅极结构290两侧的字线位线区a2上。
本实施例中，还包括：形成侧墙(未图示)，所述侧墙位于字线结构280的侧壁，所述侧墙还位于第一引线区b1、第二引线区b2和引线连接区b3的控制栅极结构290的侧壁。
本实施例中，所述侧墙还延伸至部分半导体衬底200的表面，所述侧墙呈“l”型。
本实施例中，还包括：形成漏区(未图示)，所述漏区位于字线结构280、擦除栅260和控制栅极结构290两侧的半导体衬底200字线位线区a2中。
具体的，形成初始侧墙结构，初始侧墙结构位于字线结构280的侧壁、第一引线区b1、第二引线区b2和引线连接区b3的初始控制栅极结构240的侧壁，初始侧墙包括第一初始侧墙和第二初始侧墙，第一初始侧墙位于字线结构280的侧壁、第一引线区b1、第二引线区b2和引线连接区b3的初始控制栅极结构240的侧壁，第一初始侧墙还延伸至部分半导体衬底200的表面，第一初始侧墙呈“l”型，第二侧墙位于字线结构280的侧壁、第一引线区b1、第二引线区b2和引线连接区b3的初始控制栅极结构240的侧壁，且第二侧墙第一初始侧墙上；之后，在初始侧墙结构、字线结构280、擦除栅260和初始控制栅极结构240两侧的半导体衬底200字线位线区a2中形成漏区；之后，去除第一引线区b1、第二引线区b2和引线连接区b3上的初始控制栅顶保护层242，使初始控制栅顶保护层242形成控制栅顶保护层292，且使初始控制栅极结构240形成控制栅极结构290；在去除第一引线区b1、第二引线区b2和引线连接区b3上的初始控制栅顶保护层242的过程中，去除第二侧墙，且使第一初始侧墙形成所述侧墙。
所述第一初始侧墙的材料为氮化硅，所述第二初始侧墙的材料为氧化硅。
本实施例中，所述侧墙呈“l”型的好处包括：在保持漏区中心至字线结构中心之间具有一定距离的情况下，使第一引线区的控制栅极结构与相邻存储单元中第二引线区的控制栅极结构之间有较充分的空间填充介质材料，使源引线区b4上和源引线区b4周围有较充分的空间填充介质材料。
结合参考图25和图26，图25为在图23基础上的示意图，图26为在图24基础上的示意图，形成控制栅顶保护层292后，在引线连接区b3的控制栅极结构本体241的顶部表面形成控制栅插塞300。
本实施例中，还包括：在源引线区b4的源区250上形成源插塞310，所述源插塞310与源引线区b4的源区250电学连接。
相应的，本实施例还提供一种采用上述方法形成的快闪存储器，请参考图21至24，包括：半导体衬底200，所述半导体衬底200包括有效存储区a和引线区b，所述引线区b在第一方向x与有效存储区a邻接，所述有效存储区a包括控制擦除区a1，所述控制擦除区a1包括擦除区a11和沿第二方向y位于擦除区a11两侧的控制区a12，第二方向y与第一方向x垂直，所述引线区b包括第一引线区b1、第二引线区b2、引线连接区b3和源引线区b4，第一引线区b1与擦除区a11一侧的控制区a12在第一方向x邻接，第二引线区b2与擦除区a11另一侧的控制区a12在第一方向x邻接，源引线区b4与擦除区a11在第一方向x邻接，引线连接区b3沿第二方向y延伸且分别与第一引线区b1和第二引线区b2连接，第一引线区b1、第二引线区b2和引线连接区b3包围源引线区b4，引线连接区b3在第一方向x上的宽度大于第一引线区b1在第二方向y上的宽度且大于第二引线区b2在第二方向y上的宽度；位于半导体衬底200擦除区a11中和源引线区b4中的源区250；位于半导体衬底200擦除区a11上的擦除栅260，所述擦除栅260位于擦除区a11的源区250上且未延伸至引线区b；位于半导体衬底200部分控制区a12上的浮栅极结构270，且浮栅极结构270分别位于擦除栅260在第二方向y的两侧，浮栅极结构270未延伸至引线区b；位于半导体衬底200控制区a12、第一引线区b1、第二引线区b2和引线连接区b3上的控制栅极结构290，且控制区a12的控制栅极结构290还位于浮栅极结构270上；控制栅插塞300(参考图25)，所述控制栅插塞300位于引线连接区b3的控制栅极结构290的顶部表面。
所述第一引线区b1在第二方向y上的宽度等于第二引线区b2在第二方向y上的宽度，且第一引线区b1在第二方向y上的宽度等于各控制区a12在第二方向y上的宽度；所述引线连接区b3在第一方向x上的宽度为第一引线区b1在第二方向y上的宽度的1.5倍～3倍；所述引线连接区b3在第一方向x上的宽度为第二引线区b2在第二方向y上的宽度的1.5倍～3倍。
所述控制栅极结构290包括：控制栅极结构本体241、控制栅顶保护层292和控制栅隔离层243，所述控制栅极结构本体241位于半导体衬底200控制区a12、第一引线区b1、第二引线区b2和引线连接区b3上，且控制区a12的控制栅极结构290还位于浮栅极结构270上，控制区a12的控制栅极结构本体241在第二方向y的宽度小于浮栅极结构270在第二方向y的宽度，控制栅顶保护层292位于控制区a12的控制栅极结构本体241的顶部表面，且控制栅顶保护层292未覆盖第一引线区、第二引线区和引线连接区的控制栅极结构本体241的顶部表面，所述控制栅隔离层243位于所述控制栅极结构本体241的侧壁；所述控制栅插塞300位于引线连接区b3的控制栅极结构本体241的顶部表面。
所述浮栅极结构270的顶部表面呈凹陷状；所述浮栅极结构270的顶部边缘朝向擦除栅260的一侧具有尖端。
所述快闪存储还包括：位于所述源引线区b4的源区250上的源插塞310，所述源插塞310与源引线区b4的源区250电学连接；位于所述擦除栅260和擦除区a11的源区250之间、以及擦除栅260和浮栅极结构270之间的擦除隔离层261。
所述有效存储区a还包括字线位线区a2，所述字线位线区a2分别位于控制擦除区a1在第二方向y的两侧；所述快闪存储器还包括：分别位于擦除栅260、浮栅极结构270和控制栅极结构290两侧字线位线区a2上的字线结构280；位于字线结构280、擦除栅260和控制栅极结构290两侧的半导体衬底200字线位线区a2中的漏区。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。