一种工艺测试键测试电路及其实现方法与流程

本发明涉及一种测试电路及其实现方法，特别是涉及一种工艺测试键测试电路及其实现方法。

背景技术：

WAT(Wafer Acceptance Test)是晶圆出厂前对测试键(testkey)的测试。对于采用标准制程制作的晶圆，在芯片之间的划片道上会放上预先一些特殊的用于专门测试的图形，我们称之为测试键testkey。

随着芯片面积的缩小，每片wafer(晶圆)的die(裸片)数量增加，切割道所占的面积越来越可观，一般采用50um，60um的切割道，目前90nm工艺正在评估10um切割道。放置于切割道中的测试键(testkey)是使得切割道所占面积不能下降的关键所在，测试键(testkey)是制作晶圆时预先放置在切割道中的一些专门用于测试制造工艺好坏的特殊图形或电路以及测试焊盘(PAD)，图形或电路和工艺相关，通常面积都很小(一般小于1um×1um)，但是由于机械针具的限制，测试焊盘(PAD)尺寸一般无法减小，向外连接压接金线(Bonding线)的焊盘普遍为60um×60um左右，测试用的测试焊盘(PAD)普遍为35um×35um，大量的测试焊盘(PAD)使得分割裸片(die)的切割道无法减小。

目前，对于工艺测试键测试电路，一个测试焊盘(PAD)一般连接测试结构的一端，例如MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)的Drain(漏端)，或者电阻的Hi端，由于测试键Testkey需要占用shot中die(裸片)的位置，这样减少了晶圆(wafer)可用die(裸片)的数量。

因此，实有必要提出一种技术手段，以解决现有技术中测试键Testkey电路大大占用切割道中die(裸片)的位置，进而减少了晶圆(wafer)可用die(裸片)的数量的问题。

技术实现要素：

为克服上述现有技术存在的不足，本发明之目的在于提供一种工艺测试键测试电路及其实现方法，解决现有技术中测试键Testkey电路大大占用切割道中die(裸片)的位置，进而减少了晶圆(wafer)可用die(裸片)的数量的问题。

为达上述及其它目的，本发明提出一种工艺测试键测试电路，包括测试焊盘，所述测试焊盘连接多个端口，各端口通过切换电路进行开关切换。

进一步地，所述切换电路的控制信号连接其他测试焊盘。

进一步地，所述切换电路采用传输门或者N/PMOSFET进行开关切换。

进一步地，所述测试焊盘连接两个端口，每个端口通过切换电路进行开关切换。

进一步地，每个端口通过传输门或N/PMOSFET连接至所述测试焊盘，该传输门或N/PMOSFET的两个控制信号分别连接其他两个测试焊盘。

进一步地，所述测试焊盘可以复用。

为达到上述目的，本发明还提供一种工艺测试键测试电路的实现方法，包括如下步骤：

步骤一，将测试焊盘设计为多个端口；

步骤二，将各端口通过切换电路进行开关切换；

步骤三，将切换电路的控制信号连接其他测试焊盘。

进一步地，该切换电路采用传输门或者N/PMOSFET进行开关切换。

进一步地，于步骤一中，将测试焊盘设计为两个端口。

进一步地，每个端口通过传输门或N/PMOSFET连接至所述测试焊盘，该传输门或N/PMOSFET的两个控制信号分别连接其他两个测试焊盘。

与现有技术相比，本发明一种工艺测试键测试电路通过将一个测试焊盘(pad)连接多个端口，各端口通过传输门或者N/PMOSFET的开关进行切换，使得测试焊盘可以复用，允许更多的测试结构，减少了工艺测试键电路的总面积，解决了现有技术中测试键(Testkey)电路大大占用切割道中die(裸片)的位置，从而导致减少了晶圆(wafer)可用die(裸片)的数量的问题。

附图说明

图1为本发明一种工艺测试键测试电路的电路示意图；

图2为本发明一种工艺测试键测试电路的实现方法的步骤流程图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图1为本发明一种工艺测试键测试电路的电路示意图。如图1所示，本发明一种工艺测试键测试电路，包括：测试焊盘10，所述测试焊盘1连接多个端口，各端口通过切换电路11进行开关切换，所述切换电路的控制信号连接其他测试焊盘。

在本发明具体实施例中，每个测试焊盘1连接两个端口，例如端口1与端口2，端口1与端口2通过切换电路进行开关切换，在本发明具体实施例中，切换电路可采用传输门或者N/PMOSFET进行开关切换，即每个端口与测试焊盘1通过传输门或者N/PMOSFET连接，在本发明具体实施例中，需要占用两个测试焊盘(PAD)来加载控制信号，也就是说，端口1通过传输门或N/PMOSFET连接至测试焊盘1，该传输门或N/PMOSFET的两个控制信号分别其他两个测试焊盘(PAD)，端口2也通过传输门或N/PMOSFET连接至测试焊盘1，该传输门或N/PMOSFET的两个控制信号也分别该其他两个测试焊盘(PAD)。

本发明的测试焊盘1可以复用，这样允许更多的测试结构，减少工艺测试键(testkey)的总面积。

图2为本发明一种工艺测试键测试电路的实现方法的步骤流程图。如图2所示，本发明一种工艺测试键测试电路的实现方法，包括如下步骤：

步骤201，将测试焊盘1设计为多个端口。在本发明具体实施例中，每个测试焊盘1连接两个端口，例如端口1与端口2。

步骤202，将各端口通过切换电路进行开关切换。在本发明具体实施例中，该切换电路可采用传输门或者N/PMOSFET进行开关切换，即每个端口与测试焊盘1通过传输门或者N/PMOSFET连接。

步骤203，将切换电路的控制信号连接其他测试焊盘。在本发明具体实施例中，需要占用两个测试焊盘(PAD)来加载控制信号，也就是说，端口1通过传输门或N/PMOSFET连接至测试焊盘1，该传输门或N/PMOSFET的两个控制信号(A/B)分别其他两个测试焊盘(PAD)，端口2也通过传输门或N/PMOSFET连接至测试焊盘1，该传输门或N/PMOSFET的两个控制信号(A/B)也分别该其他两个测试焊盘(PAD)。

在本发明具体实施例中，以13个测试焊盘(pad)的testkey为例，其中pad12,13固定用来控制两组测试结构连接之间的切换，Pad1～Pad11均可以复用，这样实际相当于13个测试焊盘(pad)可以当成22个测试焊盘(pad)使用，大大减小了工艺测试键测试电路所占用的切割道的面积，解决了现有技术中测试键Testkey电路大大占用切割道中die(裸片)的位置，从而导致减少了晶圆(wafer)可用die(裸片)的数量的问题。

综上所述，本发明一种工艺测试键测试电路通过将一个测试焊盘(pad)连接多个端口，各端口通过传输门或者N/PMOSFET的开关进行切换，使得测试焊盘可以复用，允许更多的测试结构，减少了工艺测试键电路的总面积，解决了现有技术中测试键Testkey电路大大占用切割道中die(裸片)的位置，从而导致减少了晶圆(wafer)可用die(裸片)的数量的问题。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。