一种NOR型浮栅存储器的制作方法

本实用新型涉及半导体制造技术领域，尤其设计一种NOR型浮栅存储器。

背景技术：

NOR型浮栅存储器由于高集成度、低功耗、高可靠性和高性价比等优点，在非易失性存储器市场中占据了主要的份额。

但随着微电子技术的发展，NOR型浮栅存储器也面临了一系列的挑战，如更低的功耗，更快的速度，更高的集成度等。

对于传统浮栅存储器而言，浮栅存储器的沟道为二维结构，在减小浮栅存储器的尺寸的同时，会造成沟道尺寸的减小。当沟道尺寸减小到一定尺寸时，浮栅存储器面临诸多问题，例如电荷保持机制不确定，导致对浮栅存储器的读、写和擦除操作结果与实际浮栅存储器的状态不符合等等。

技术实现要素：

有鉴于此，本实用新型实施例提供了一种NOR浮栅存储器，将浮栅存储器的沟道图形制作成三维凹槽结构，减小了浮栅存储器的尺寸的同时，没有减小沟道长度，巧妙地避免了短沟道效应。

本实用新型实施例提供了一种NOR型浮栅存储器，包括：

衬底；

形成在所述衬底上方的多个凹槽；

形成在所述衬底表面的源极、漏极与沟道区，所述源极和漏极分别位于所述凹槽的两侧，所述沟道区沿所述凹槽的表面排布；

形成在所述沟道区上方的隧穿氧化层和浮栅，形成在所述浮栅侧壁的侧壁绝缘层；

形成在所述源极和所述漏极上方的隔离绝缘层；

形成在所述隔离绝缘层、所述侧壁绝缘层和所述浮栅上方的层间绝缘层；

形成在所述层间绝缘层上方的控制栅；形成在所述控制栅上方的字线；

所述源极和所述漏极复用为位线。

可选地，所述浮栅高于所述侧壁绝缘层和所述隔离绝缘层。

可选地，所述凹槽的底面为平面或曲面。

可选地，所述凹槽的纵截面为矩形。

可选地，所述凹槽的底面长度范围为大于或等于60nm，小于或等于80nm。

本实用新型实施例提供了一种NOR浮栅存储器，通过形成在所述衬底上方的多个凹槽，沟道区相应地为三维结构，这样的结构可以使得在兼顾减小浮栅存储器器件尺寸的情况下，并没有因此而减小沟道的长度，巧妙地克服了短沟道效应，并且本实用新型实施例通过将源极和漏极复用为位线，去除了传统结构中源极和漏极到位线的接触孔，简化了器件结构，减小了每一个存储单元的尺寸，减小了源极和漏极的电阻。

附图说明

通过阅读参照以下附图说明所作的对非限制性实施例所作的详细描述，本实用新型的其它特征、目的和优点将变得更明显。

图1a为本实用新型实施例一提供的一种NOR型浮栅存储器的俯视图；

图1b为图1a中A-A方向的剖面图；

图1c为图1a中B-B方向的剖面图；

图1d为图1a中C-C方向的剖面图；

图1e为图1a中D-D方向的剖面图；

图2为本实用新型实施例一提供的一种NOR型浮栅存储器的剖面结构图；

图3为本实用新型实施例二提供一种NOR型浮栅存储器制备方法的流程示意图；

图4a-图4r为本实用新型实施例二提供的一种NOR型浮栅存储器的制备方法的各步骤对应的剖面图。

具体实施方式

下面结合附图并通过具体实施方式来进一步说明本实用新型的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部结构。

实施例一

图1a为本实用新型实施例一提供的一种NOR型浮栅存储器的俯视图；图1b为图1a中A-A方向的剖面图；图1c为图1a中B-B方向的剖面图；图1d为图1a中C-C方向的剖面图；图1e为图1a中D-D方向的剖面图；图2为本实用新型实施例一提供的一种NOR型浮栅存储器的剖面结构图。

参见图1b，本实用新型实施例提供了一种NOR型浮栅存储器，该NOR型浮栅存储器包括：衬底10；形成在衬底10上方的多个凹槽11；形成在衬底10表面的源极12、漏极13与沟道区14，源极12和漏极13分别位于凹槽11的两侧，沟道区14沿凹槽11的表面排布；形成在沟道区14上方的隧穿氧化层15和浮栅16，形成在浮栅16侧壁的侧壁绝缘层17；形成在源极12和漏极13上方的隔离绝缘层18；形成在隔离绝缘层18、侧壁绝缘层17和浮栅16上方的层间绝缘层19；形成在层间绝缘层19上方的控制栅20；形成在控制栅20上方的字线21；源极12和漏极13复用为位线。

现有技术中沟道区是平面的。当沟道长度相等的情况下，由于本实用新型实施例提出的NOR浮栅存储器，设置了衬底凹槽，因此本实用新型实施例的浮栅存储器，相邻源极12和漏极13之间的距离由沟道区14的长度为2倍的沟道区14的侧壁的长度H与一个沟道区14底面的长度L的长度之和(现有技术)可以设置成一个沟道区14底面的长度L。沟道相应地为三维结构，在保持存储信息的读取和存储速度的前提下，达到减小浮栅存储器器件尺寸的目的，可以抑制由于浮栅存储器关键尺寸的缩小而产生短沟道效应，提高了诸如闪存之类的半导体器件的可微缩性。并且本实用新型实施例通过将源极12和漏极13复用为位线，去除了传统结构中源极12和漏极13到位线的接触孔，简化了器件结构，减小了每一个存储单元的尺寸，减小了源极和漏极的电阻

需要说明的是，示例性地，本实施中的凹槽的底面为平面，凹槽的纵截面为矩形，可选地，凹槽的底面还可以为曲面。相对于凹槽的具体形状，本实用新型实施例不做限定，相关技术人员可以根据实际情况自行选择。

参见图1a，本实用新型提供了一种NOR型浮栅存储器，可以看到该NOR型浮栅存储器包括多个字线21和多个间隔绝缘层22。间隔绝缘层22的设置是为了保护裸露的源极12和漏极13。参见图1c，是图1a中B-B方向的剖面图，从图中可以看到，衬底10；形成在衬底10表面的源极12或者漏极13，形成在源极12或者漏极13上方的隔离绝缘层18和间隔绝缘层22；形成在隔离绝缘层18上方的层间绝缘层19；形成在层间绝缘层19的上方的控制栅20；形成在控制栅的20上方的字线21。参见图1d，从图中可以看到，形成在衬底10表面的沟道区14，形成在沟道区14上方的隧穿氧化层15、浮栅16和间隔绝缘层22；形成在浮栅16上方的层间绝缘层19；形成在层间绝缘层19的上方的控制栅20；形成在控制栅20上方的字线21。参见图1e，图1e为图1a中D-D方向的剖面图，从图中可以看到，衬底10，形成在衬底10表面的源极12、漏极13与沟道区14，源极12和漏极13分别位于沟道区14的两侧；形成在源极12、漏极13与沟道区14上方的间隔绝缘层22。

参见图1a，图1b，图1c和图1d，本实用新型实施例示例性地示出了两行四列的NOR型存储器，包括8个存储单元的结构，其中每一个存储单元由字线和位线垂直确定。参见图1a中的区域30，一个存储单元的平面示意图，示例性地，L1的长度为50nm，凹槽的底面长度范围L2的长度为大于或等于60nm，小于或等于80nm，L3的长度为大于或等于30nm，小于或等于40nm，L4的长度为25nm，每一个存储单元30的平面尺寸大于或等于0.012，小于或等于0.016um2。

可选地，参见图2，浮栅16高于侧壁绝缘层17和隔离绝缘层18，增大了控制栅的面积，减小了源极和漏极的电阻。

实施例二

图3为本实用新型实施例二提供的一种NOR型浮栅存储器的制备方法的流程示意图；图4a-图4r为本实用新型实施例二提供的一种NOR型浮栅存储器的制备方法的各步骤对应的剖面图。基于同一构思实用新型，本实用新型实施例提供了一种NOR型浮栅存储器的制备方法，以图1a、图1b、图1c、图1d以及图2示出的NOR浮栅存储器为例，参见图3，NOR浮栅存储器的制备方法包括如下步骤：

步骤110、提供衬底；

参见图4a，提供衬底10，提供衬底10，衬底10的材料选取示例性地可以为硅、氮化镓砷化镓等半导体材料。其导电类型可以为P型，也可以为N型。

步骤120、在衬底上方形成多个凹槽；

步骤130、在衬底表面形成源极、漏极与沟道区，源极和漏极分别位于凹槽的两侧，沟道区沿凹槽的表面排布；

步骤140、在沟道区上方形成隧穿氧化层和浮栅；

可选地，步骤120、步骤130和步骤140具体包括如下步骤：

参见图4b，在衬底10上方依次形成隧穿氧化层15和临时隔离绝缘层23；

参见图4c，刻蚀隧穿氧化层15和临时隔离绝缘层23形成多个凹槽11，凹槽11贯穿部分衬底10；

参见图4d，在凹槽11表面形成沟道区14；

参见图4e，在沟道区14上方形成隧穿氧化层15和浮栅16；

参见图4f，去除临时隔离绝缘层23和临时隔离绝缘层23下方的隧穿氧化层15，在衬底10表面形成源极12和漏极13，源极12和漏极13分别位于凹槽11的两侧。经过上述步骤在衬底表面形成源极12、漏极13与沟道区14，源极12和漏极13分别位于沟道区14的两侧；以沟道区14上方依次形成隧穿氧化层15和浮栅16为掩膜版，在沟道区14的两侧形成源极12和漏极13的方法，有利于降低源极12和漏极13的电阻和结深，更好满足源极12和漏极13复用为位线需要尽可能低的电阻的情况。

步骤150、在浮栅侧壁形成的侧壁绝缘层；

可选地，参见图4g，在浮栅16侧壁形成的侧壁绝缘层17；

步骤160、在源极和漏极上方形成隔离绝缘层；

参见图4h，在源极12和漏极13上方形成隔离绝缘层18。

步骤170、在隔离绝缘层、侧壁绝缘层和浮栅上方形成层间绝缘层；

以图1b为例，在隔离绝缘层18、侧壁绝缘层17和浮栅16上方形成层间绝缘层19。

步骤180、在层间绝缘层上方形成控制栅；

以图1b为例，在层间绝缘层19上方形成控制栅20。

步骤190、在控制栅的上方形成字线；

以图1b为例，在控制栅20的上方形成字线21。字线21的材料示例性地可以选择金属硅化物。

可选地，浮栅16高于隔离绝缘层18，具体参见图4i，在上述技术方案的技术上，刻蚀部分隔离绝缘层18和部分侧壁绝缘层17，使浮栅16高于侧壁绝缘层17和隔离绝缘层18。

步骤170、在隔离绝缘层、侧壁绝缘层和浮栅上方形成层间绝缘层；

以图2为例，在隔离绝缘层18、侧壁绝缘层17和浮栅16上方形成层间绝缘层19。

步骤180、在层间绝缘层上方形成控制栅；

以图2为例，在层间绝缘层19上方形成控制栅20。

步骤190、在控制栅的上方形成字线；

以图2为例，在控制栅20的上方形成字线21。

可选地，步骤120、步骤130、步骤140、步骤150以及步骤160具体包括如下步骤：

参见图4j，在衬底10上方形成多个凹槽11；

参见图4k，在衬底10表面和凹槽11表面形成沟道区14；

参见图4l，在沟道区14上方依次形成隧穿氧化层15、浮栅16和保护绝缘层24；

参见图4m，刻蚀凹槽11两侧的隧穿氧化层15、浮栅16和保护绝缘层24，露出凹槽11两侧的沟道区14；

参见图4n，在浮栅16的侧壁形成侧壁绝缘层17；

参见图4o，在凹槽11两侧的沟道区14表面形成源极12和漏极13，源极12和漏极13分别位于凹槽11的两侧。需要说明的是，源极12和漏极13的离子类型一般与沟道区14的离子类型相反，因此在凹槽11两侧的沟道区14表面形成源极12和漏极13，示例性地可以在沟道区14对应源极12和漏极13的区域注入与沟道区14导电类型相反的离子。

可选地，在上述技术方案的基础上，在凹槽11两侧的沟道区14表面形成源极12和漏极13，源极12和漏极13分别位于沟道区14的两侧之后还包括：

参见图4p，在源极12和漏极13上方形成隔离绝缘层18；

参见图4q，去除保护绝缘层24，露出浮栅16。

步骤170、在隔离绝缘层、侧壁绝缘层和浮栅上方形成层间绝缘层；

以图1b为例，在隔离绝缘层18、侧壁绝缘层17和浮栅16上方形成层间绝缘层19。

步骤180、在层间绝缘层上方形成控制栅；

以图1b为例，在层间绝缘层19上方形成控制栅20。

步骤190、在控制栅的上方形成字线；

以图1b为例，在控制栅20的上方形成字线21。

可选地，在上述技术方案的技术上，浮栅16高于侧壁绝缘层17和隔离绝缘层18，具体的步骤如下：参见图4p，在源极12和漏极13的上方形成隔离绝缘层18；

参见图4r，去除保护绝缘层24，部分隔离绝缘层18和部分侧壁绝缘层17，露出浮栅16；浮栅16高于侧壁绝缘层17和隔离绝缘层18。

步骤170、在隔离绝缘层、侧壁绝缘层和浮栅上方形成层间绝缘层；

以图2为例，在隔离绝缘层18、侧壁绝缘层17和浮栅16上方形成层间绝缘层19。

步骤180、在层间绝缘层上方形成控制栅；

以图2为例，在层间绝缘层19上方形成控制栅20。

步骤190、在控制栅的上方形成字线；

以图2为例，在控制栅20的上方形成字线21。

需要说明的是，源极12和漏极13复用为位线。现有技术中位线通过导电过孔与源极和漏极连接，存在的问题有两个，第一方面，由于位线金属层和源极或者漏极之间导电过孔的存在，器件的结构复杂，第二方面，在器件中需要预留出导电过孔的位置，增大了器件的尺寸。本实用新型实施例提供了一种NOR型浮栅存储器的制备方法，通过将源极12和漏极13复用为位线(Bit Line，BL)，去除了传统结构中源极12和漏极13到位线的接触孔，简化了器件结构，并且浮栅16高于侧壁绝缘层17和隔离绝缘层18，增大了控制栅的面积，减小了每一个存储单元的尺寸，减小了源极和漏极的电阻。并且，本实用新型实施例通过形成在衬底上方的多个凹槽，沟道相应地为三维结构，这样的结构可以使得在兼顾减小浮栅存储器器件尺寸的情况下，并没有因此而减小沟道的长度，巧妙地克服了短沟道效应。

注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。