使用激光退火利用固相外延形成用于鳍式FET的源极和漏极的方法与流程

本申请要求2017年4月21日提交的标题为“methodsofformingsourcesanddrainsforfinfetsusingsolidphaseepitaxywithlaserannealing”的美国临时专利申请序列号62/488,072的优先权权益，通过引用将其全部内容并入本文。

技术领域：

本公开涉及形成cmos晶体管的方法，并且特别涉及使用激光退火利用固相外延来形成用于鳍式fet的源极和漏极的方法。

背景技术：

现代电子器件采用包括晶体管的半导体集成电路来切换电子信号。现代晶体管是场效应晶体管或“fet”，每个fet包括通过导电沟道电连接的源极区(“源极”)和漏极区(“漏极”)、以及栅极。栅极是导电的并通过介电材料与导电沟道电隔离。施加到栅极的电压用于控制通过导电沟道在源极和漏极之间的电流流动。集成电路中使用的最常见类型的fet是金属氧化物半导体fet，在本领域中称为mosfet。p沟道mosfet使用在n型本体中的p型源极和漏极并且采用空穴作为载流子，并且被称为pmos。同样地，n沟道mosfet使用在p型本体中形成的n型源极和漏极并且采用电子作为载流子，并且被称为nmos。使用nmos和pmos的集成电路设计通常被称为cmos(“互补”mos)。

mosfet的主要益处之一是可以在非常小的尺度上制造它们以提供增加的集成度，从而以降低的成本改善功能性。令人遗憾的是，越来越高的集成和性能需求要求mosfet的主要部件的尺寸减小，这可不利地影响其性能。

克服由于提高的集成而导致的性能问题的努力包括将晶体管沟道制造为竖直“鳍状物”构造，在这种情况下mosfet被称为“鳍式fet(finfet)”。鳍式fet的鳍状物构造允许cmos尺寸的更大缩放，同时改善驱动电流和静电控制。在美国专利号6,413,802、美国专利号6,642,090和美国专利号6,645,797中描述了鳍式fet，通过引用将其并入本文。

标准鳍式fet的源极区和漏极区通过选择性化学气相沉积工艺形成，所述选择性化学气相沉积工艺生长掺杂的晶体硅或与不同浓度的锗合金化的硅(sige)。这种方法的一个问题是该工艺缓慢，所以形成源极区和漏极区需要相对长的时间。文献中公开的典型工艺温度下的沉积速率从每分钟约0.1至1nm不等。该工艺的缓慢对cmos晶片生产量产生不利影响，这转化为每个cmos晶片的更高成本。

技术实现要素：

本公开的一方面是一种形成用于鳍式fet的源极区和漏极区的方法。所述方法包括：

a)限定c-si鳍状物，所述c-si鳍状物具有第一掺杂、相对的侧面、顶部区段，所述顶部区段具有含有顶部的顶部部分并且还具有源极区段、漏极区段和分隔所述源极区段与漏极区段的中央区段；

b)用栅极材料覆盖所述c-si鳍状物的中央部分的顶部和相对的侧面以限定所述鳍式fet的栅极；

c)用由介电材料制成的侧壁覆盖所述源极区段和漏极区段的侧面，其中所述侧壁具有顶部；

d)用具有与第一掺杂相反的第二掺杂的掺杂非晶硅(a-si)或非晶硅锗(a-sige)替代所述源极区段和漏极区段的顶部部分，其中所述掺杂a-si或a-sige延伸超过所述侧壁的顶部；和

e)对具有第二掺杂的a-si或a-sige进行亚熔化(sub-melt)激光退火以分别形成c-si或c-sige从而限定所述鳍式fet的源极区和漏极区，其中所述源极区和漏极区包括各自的延伸超过所述侧壁的顶部的扩展区域部分；和

f)去除在操作e)过程中未转化为c-si或c-sige的任何a-si或a-sige。

本公开的另一个方面是上述方法，其中操作c)和d)包括：在所述源极区段和漏极区段的顶部和侧面上方沉积介电材料以限定直接位于所述源极区段和漏极区段之上的介电材料的顶部；选择性地遮蔽所述介电材料以使所述介电材料的顶部暴露；以及蚀刻穿过所述介电材料的顶部并进入所述源极区段和漏极区段以去除所述源极区段和漏极区段的顶部部分从而限定具有缩短的源极和漏极顶部区段的各源极和漏极阱结构。

本公开的另一个方面是上述方法，其中操作d)包括：将所述掺杂a-si或掺杂a-sige毯覆式沉积(blanketdepositing)为层，使得所述层的一部分填充所述源极和漏极阱结构并位于缩短的源极和漏极顶部区段上。

本公开的另一个方面是上述方法，其中操作a)包括限定多个c-si鳍状物并且还包括同时对所述多个c-si鳍状物进行操作b)至f)以形成用于多个鳍式fet的多个源极区和漏极区。

本公开的另一个方面是上述方法，其中亚熔化激光退火的操作e)包括在所述掺杂a-si上方扫描激光束以具有10ns至500ns范围内的停留时间。

本公开的另一个方面是上述方法，其中扫描激光束具有200nm至微米范围内的波长。

本公开的另一个方面是由上述方法形成的鳍式fet产品。

本公开的另一个方面是一种形成用于鳍式fet的源极区和漏极区的方法，包括：

a)限定多个c-si鳍状物，所述多个c-si鳍状物各自具有第一掺杂、相对的侧面、顶部区段，所述顶部区段具有含有顶部的顶部部分并且还具有源极区段；

b)用栅极材料覆盖每个c-si鳍状物的中央部分的顶部和相对的侧面以限定所述鳍式fet的栅极；

c)用由介电材料制成的侧壁覆盖每个c-si鳍状物的源极区段和漏极区段的侧面；

d)用包含掺杂非晶硅(a-si)或掺杂非晶硅-锗(a-sige)的掺杂非晶材料替代每个c-si鳍状物的源极区段和漏极区段的顶部部分，所述掺杂非晶材料具有与第一掺杂相反的第二掺杂，其中所述掺杂非晶材料延伸超过所述侧壁的顶部；

e)对所述a-si进行亚熔化激光退火以形成具有第二掺杂的掺杂c-si从而限定所述鳍式fet的源极区和漏极区，其中所述源极区和漏极区包括各自的延伸超过所述侧壁的顶部的扩展区域部分；和

f)去除在操作e)中未转化为掺杂晶体材料的任何掺杂非晶材料。

本公开的另一个方面是一种形成用于鳍式fet的源极区和漏极区的方法，包括：

a)限定c-si鳍状物，所述c-si鳍状物具有第一掺杂、相对的侧面、顶部区段，所述顶部区段具有含有顶部的顶部部分并且还具有源极区段和漏极区段；

b)用栅极材料覆盖所述c-si鳍状物的中央部分的顶部和相对的侧面以限定所述鳍式fet的栅极；

c)用由介电材料制成的侧壁覆盖所述源极区段和漏极区段的侧面；

d)选择性地去除所述源极区段和漏极区段的顶部部分；

e)使用掺杂非晶材料的毯覆式沉积，用包含si或sige的掺杂非晶材料替代所述顶部部分，所述掺杂非晶材料具有与第一掺杂相反的第二掺杂，使得所述掺杂非晶材料延伸超过所述侧壁的顶部；

f)进行亚熔化激光退火以将所述掺杂非晶材料转化为包含si或ge并且具有第二掺杂的掺杂晶体材料从而限定所述鳍式fet的源极区和漏极区，其中所述掺杂晶体材料延伸超过所述侧壁的顶部；

g)去除在操作f)过程中未转化为掺杂晶体材料的任何掺杂非晶材料。

附加特征和优点在下面的具体实施方式中阐述，并且部分对于本领域技术人员来说根据所述描述将是清楚的，或者通过实践在所撰写的说明书和其权利要求书以及附图中描述的实施方案而被认识到。将要理解的是，前面的一般描述和下面的具体实施方式都仅仅是示例性的，并且旨在提供理解权利要求的性质和特征的概述或框架。

附图说明：

包括附图以提供进一步的理解，并且将附图结合在本说明书中并构成其一部分。附图示出了一个或多个实施方案，并且与具体实施方式一起解释了各种实施方案的原理和操作。如此，从以下结合附图的具体实施方式中将更全面地理解本公开，其中：

图1a是包括多个cmos单元的示例性cmos晶片的俯视图，其中特写插图示出了鳍式fet结构阵列；

图1b是示出了图1a的特写插图中的框1b内的鳍式fet结构阵列的部分的立体视图(elevatedview)；

图1c是沿图1a的特写插图中所示的鳍式fet结构的x方向(如由箭头1c所示)观察的视图；

图1d是跨过栅极截取的沿图1a的特写插图中的线1d-1d截取的y-z横截面视图；

图1e是跨过c-si鳍状物截取的沿图1a的特写插图中的线1e-1e截取的x-z横截面视图；

图2是类似于图1e的横截面视图并且示出了在鳍式fet结构的c-si鳍状物上方沉积低-k介电层的方法中的第一步骤；

图3a和3b示出了蚀刻介电层以选择性地去除介电层的部分以及位于介电层侧壁之间的c-si鳍状物的部分的方法中的第二步骤；

图4示出了在图3b的鳍式fet结构顶上毯覆式沉积掺杂非晶材料层的方法中的第三步骤；

图5a和5b是说明可以如何在单元的各nfet和pfet侧面上形成n-掺杂非晶硅层和p-掺杂非晶sige层的示意图；

图5c是示出用于形成掺杂非晶材料层的两步沉积工艺的结果的示意性横截面图，其中在单元的各nfet和pfet侧面上形成n-掺杂si层和p-掺杂sige层；

图6a示出了使用激光束对图4的鳍式fet结构进行亚熔化激光退火从而进行固相外延的方法中的第四步骤；

图6b示出了图6a的激光退火步骤的结果并且显示了所得的具有蘑菇状顶部部分的晶体硅鳍状物；

图7a类似于图6b并且示出了该方法中的第五步骤，其中去除在激光退火步骤过程中未结晶的掺杂非晶材料的部分以暴露晶体硅鳍状物，其现在充当鳍式fet的源极和漏极；

图7b示出了图7a的c-si鳍状物的x-z和y-z特写横截面视图；和

图8类似于图1c并且示出了包括图6b、7a和7b的新形成的c-si鳍状物的最终鳍式fet的实例。

具体实施方式：

现在详细参考本公开的各种实施方案，在附图中示出其实例。只要有可能，在整个附图中使用相同或相似的附图标记和符号来指代相同或相似的部分。附图不一定按比例绘制，并且本领域技术人员将认识到附图已被简化以说明本公开的关键方面。

如下所述的权利要求并入并构成本具体实施方式的一部分。

为了便于说明和解释，在一些附图中示出了笛卡尔坐标，并且不旨在限制取向和方向。

以下讨论涉及掺杂的si。用于si的n-型和p-型掺杂剂的实例在本领域中是公知的(例如硼是已知的p-型掺杂剂，而磷是已知的n-型掺杂剂)。在下面的讨论中，n-型和p-型(或者仅n和p)掺杂是“相反的”掺杂。因此，提到与第二掺杂相反的第一掺杂意味着其中一个掺杂是n掺杂，而另一个是p掺杂。

cmos晶片和鳍式fet结构

图1a是包括多个cmos单元(“单元”)10的示例性cmos晶片6的俯视图。在一个实例中，cmos晶片6包含晶体硅(c-si)基底20，其具有顶表面22，在该顶表面上形成具有顶表面32的氧化物层30。用于氧化物层30的示例性氧化物是二氧化硅(参见下面引入和讨论的图1b至1c)。在一个实例中，cmos晶片6可以具有氧化物上硅(silicon-on-oxide,soi)的构造。

图1a包括作为cmos器件制造中使用的标准9t4单元示出的示例性单元10的特写俯视图。单元10包含鳍式fet结构100的组件或阵列50。单元10可以被划分为与形成n-鳍式fet(“nfet”)和p-鳍式fet(pfet)相关的n-侧52n和p-侧52p，如下所述。基于用于该节点的缩放规则(scalingrule)缩放所述单元10的示例性尺寸。例如，鳍式fet的第一代商用产品具有约600nm×360nm的单元尺寸。在随后的一代中，单元尺寸为约420nm×280nm，等等。

图1b是示出了图1a的特写插图中的框1b内的鳍式fet结构阵列的部分的立体视图。图1c类似于图1b并且示出了单个鳍式fet结构100。图1d是从图1a的特写插图(见箭头1d)中和图1b的立体视图中所示的鳍式fet结构100的y方向观察的侧视图。图1e是沿图1a的特写插图中的线e-e截取的x-z横截面视图。

以在将完全功能的鳍式fet限定为cmos器件的一部分的途中的初始形式示出阵列50中的鳍式fet结构110。这需要使用下面描述的方法对鳍式fet结构100进行额外的处理。

具体参考图1c和1d，每个鳍式fet结构100包括用于形成最终鳍式fet的源极区211s和漏极区211d的晶体硅(c-si)鳍状物110，如下所述。c-si鳍状物110从基底20的顶表面22向上延伸并穿过氧化物层30并延伸超过该氧化物层的顶表面32。每个c-si鳍状物110具有位于氧化物层130之上的顶部区段111和位于该氧化物层内的底部区段112。该顶部区段具有侧面114和顶部116，并且还具有源极区段111s、漏极区段111d和中央或沟道区段111c(参见图1c)，其稍后将分别限定最终鳍式fet的源极211s、漏极211d和沟道211c。

注意，在一个实例中，由基底20支撑的氧化物层30限定了用于c-si鳍状物110的底部区段112的浅沟槽隔离(sti)特征，如图1d中最佳所见。在工艺的此点处，取决于是形成n-鳍式fet还是p-鳍式fet，c-si鳍状物110是均匀掺杂的，即要么是n-掺杂的要么是p-掺杂的。在图1a的特写视图所示的实例中，n-侧52n上的c-si鳍状物110是p-掺杂的以预期形成n-鳍式fet，而p-侧52p上的c-si鳍状物是n-掺杂的以预期形成p-鳍式fet。

每个鳍式fet结构100还包括栅极120。栅极120由栅极材料(例如金属或多晶硅)的栅极线122限定，其中栅极线垂直于c-si鳍状物110伸展。在一个实例中，经由蚀刻工艺由c-si衬底形成c-si鳍状物110并且在c-si鳍状物上方形成栅极线120，使得每个栅极120位于给定的c-si鳍状物110的相应的沟道区段111c的顶部116和相对的侧壁114上方。这里，术语“栅极”用于限定给定的栅极线222的围绕给定的c-si鳍状物110的沟道区段111c的“三个侧面”(或更准确地说，顶部和两个侧面)的部分，如图1c中最佳所见。图1c中的省略号(...)表示阵列50在+x和-x方向上延伸，并且仅示出了具有一个鳍式fet结构100的阵列的一个区段。如此形成的栅极120被认为是自对准的，且栅极充当用于形成位于栅极的相对侧面124上的源极区段111s和漏极区段111d的遮蔽物(参见图1c)。

到目前为止，使用标准半导体制造技术和方法以及鳍式fet结构100来形成cmos晶片6和单元10，所述鳍式fet结构100代表使用本文公开的方法用于形成最终鳍式fet的结构单元。

方法

所公开的方法的一个方面从图1a至1e的cmos晶片6和鳍式fet结构100的阵列50开始，并且包括五个主要工艺或方法步骤(术语“工艺”和“方法”在本文中可互换使用)。

该方法的第一主要步骤包括将基本共形的低-k介电层140添加到鳍式fet结构100。图2是类似于图1e的横截面视图并示出覆盖c-si鳍状物110的沉积介电层40。在图2中并且向前，c-si鳍状物110的顶部区段111可以是源极区段111s或漏极区段111d。在一个实例中，介电层140可以是siox、sinx或sioxny，并可能添加硼或碳。介电层140在c-si鳍状物110的顶部区段111的侧面114上限定侧壁144。侧壁144随后用于电隔离邻近的鳍式fet和栅极。介电层140还限定直接位于c-si鳍状物110的顶部116上的顶部146。侧壁144和顶部146一起限定内部148，在其中现在封闭c-si鳍状物110的相应的顶部区段111。

该方法的第二步骤在图3a中示出并包括使用标准光刻技术来进行介电层140的选择性遮蔽。图3a示出用于选择性地去除位于c-si鳍状物110的顶部116上的介电层140的部分的示例性蚀刻工艺160(例如反应离子蚀刻工艺)。如图3b所示，蚀刻工艺160还选择性地去除c-si鳍状物110(参见图3a)的每个顶部区段111的顶部部分111p使得成对的介电侧壁144具有顶部145并且现在包含缩短的或“减小的”顶部区段111r。每对介电侧壁144和其中缩短的顶部区段111r限定阱结构149。缩短的顶部区段111r可以用于c-si鳍状物110的源极区段111s或漏极区段111d。因此，对于每个鳍式fet结构110，存在用于源极区段111s的一个阱结构149和用于漏极区段111d的另一个阱结构。

该方法的第三步骤包括进行包含非晶硅(a-si)或非晶硅-锗(a-sige)的掺杂非晶材料180的毯覆式沉积。如图4所示，可以将掺杂非晶材料180沉积为在鳍式fet110上方的层，并且因此称为掺杂非晶材料层180。掺杂非晶材料180的组成取决于c-si鳍状物110的掺杂剂。如果c-si鳍状物110是n-掺杂的，则掺杂非晶材料包含p-掺杂a-sige180p或由其组成。如果c-si鳍状物是p-掺杂的，则掺杂非晶材料180包含n-掺杂a-si或由其组成。

提及掺杂的非晶材料180意味着掺杂可以是n或p，为了清楚起见，根据需要将特定类型的掺杂表示为180n和180p。注意掺杂非晶材料层180如何填充阱区段149的内部148并位于其中的c-si鳍状物110的缩短的顶部区段111r顶上。还要注意，在所示的实例中，掺杂非晶材料180a-si过度填充阱区段149，使得一些材料位于侧壁144的顶部145之上。

在一个实例中，第三步骤可以包括在单元10的n-侧52n上方沉积n-掺杂非晶硅(a-si)层180n和在单元的p-侧52p上方沉积p-掺杂a-sige层180p。掺杂的a-si层180n和180p的沉积可以通过标准光刻工艺来完成，该工艺选择性地遮蔽n-侧52n和p-侧52p中的一侧，而另一侧用适当掺杂的a-si层180涂覆。因此，参照图5a，单元10的n-侧52n未被覆盖，而p-侧52p被遮蔽特征150p遮蔽。然后在整个单元10上方沉积n-掺杂a-si层180n。然后从单元10的p-侧52p去除遮蔽层150p和其上的n-掺杂a-si层180n。现在参考图5b，单元10的p-侧52p未被覆盖，而n-侧52n被遮蔽特征150n遮蔽。然后在整个单元10上方沉积p-掺杂a-si层180p。然后从单元10的n-侧52n去除遮蔽层180n和其上的p-掺杂a-si层180p。结果，如图5c的示意性横截面视图所示，单元10的n-侧52n和p-侧52p分别涂覆有n-掺杂a-si层180n和p-掺杂a-si层180p。

在一个实例中，可以使用等离子体增强(pe)cvd在具有氢环境的低压下进行掺杂非晶材料层180的沉积。可以使用低沉积温度(例如在约25℃至约300℃的范围内)来使吸附的反应物的表面迁移率和晶核的自发形成最小化。在一个实例中，沉积所述掺杂非晶材料层180的步骤仅涉及一种类型的掺杂剂，即n或p掺杂剂。

图6a示出该方法的第四步骤，其包括使用退火激光束lb对掺杂非晶材料层180进行激光退火从而进行固相外延(spe)。激光退火是亚熔化的并且用于使掺杂非晶材料层的现在位于缩短的顶部区段111r顶上以及之前由介电层140形成的阱结构149内的那部分再结晶。再结晶还延伸到掺杂非晶材料层180的位于与侧壁144的顶部146邻近的部分。由掺杂的a-si层150位于其上的c-si鳍状物110的缩短的顶部区段111r通过用作晶体生长的模板来实现再结晶过程。因此，使用激光退火步骤将掺杂非晶材料层180的至少一部分转化为掺杂晶体材料层。

在一个实例中，采用在10ns至500ns范围内的停留时间进行激光退火。亚熔化方案用于抑制多晶si的均匀成核或来自杂质(例如表面颗粒，等离子体损伤等)的异质成核。示例性亚熔化(或非熔化)激光退火描述于美国专利号9,490,128和美国专利号6,747,245中，通过引用将其并入本文。在一个实例中，激光束lb可以具有在紫外(uv)、可见光或近红外范围内(例如在200nm至11微米的范围内)的波长。

图6b示出了退火和再结晶工艺的结果，其将旧的c-si鳍状物110转变成具有与旧c-si鳍状物相反的掺杂的新c-si鳍状物210。

该方法的第五步骤包括去除在激光退火步骤过程中未转化为掺杂晶体材料的掺杂非晶材料层180的剩余部分。这可以通过例如使用稀释的水性hf、nh4oh或hcl来完成。也可以使用选择性干法蚀刻或气体蚀刻。图7a是作为鳍式fet400的阵列350的一部分的新c-si鳍状物210的横截面视图。图7b示出了c-si鳍状物210的x-z和y-z特写横截面视图。

新c-si鳍状物210各自具有源极区段(源极)211s、漏极区段(漏极)211d以及中央或沟道区段211c。所述c-si鳍状物210具有相对的侧面214。所述c-si鳍状物210的源极区段211s和漏极区段和211d具有第一掺杂(n或p)并且各自具有在侧壁144的顶部145之上延伸的扩展区域部分216而沟道区段211c具有与第一掺杂相反的第二掺杂(n或p)。这是因为原始c-si鳍状物110的沟道区段111c在处理过程中在顶部116和两个侧面114上保持被栅极120覆盖(参见图1c)，并且因此其掺杂性质保持不变。在一个实例中，新c-si鳍状物210各自具有看起来像蘑菇的横截面形状，且扩展区域部分216限定蘑菇盖。

现在已经经由基于激光的spe处理原始的源极区段111s和漏极区段111d以形成相反掺杂的源极区段211s和漏极区段211d(与原始的源极区段111s和漏极区段111d相比)。因此，对于n-掺杂的原始c-si鳍状物110，新c-si鳍状物210的源极区段211s和漏极区段211d现在是p-掺杂的。同样地，对于p-掺杂的原始c-si鳍状物110，新c-si鳍状物210的源极区段211s和漏极区段211d现在是n-掺杂的。新c-si鳍状物210的源极区段211s和漏极区段211d限定了鳍式fet的源极和漏极，而沟道区段211c限定了鳍式fet的沟道，在栅极120的控制下电荷载流子(电子或空穴)在源极和漏极之间通过该沟道。如上所述，侧面上的介电壁144将源极、漏极和栅极彼此电隔离。

在示例性实施方案中，可以一次一个地对单元10的n侧52n和p侧52p之一进行上述方法的第四和第五步骤。因此，n-侧52n可以用n-掺杂a-si180n毯覆式沉积，然后激光退火以形成用于n-侧的c-si鳍状物210，然后去除剩余的n-掺杂a-si。然后可以对p-侧52p重复该过程以形成用于单元10的p-侧的c-si鳍状物210。

图8类似于图1c并且示出了包括新形成的c-si鳍状物210的最终鳍式fet400的实例。

一旦源极211s和漏极211d的形成完成，就进行本领域技术人员已知的标准集成和工艺以形成功能晶体管并以结构化方式连接那些晶体管以创建逻辑元件。首先，完成的源极211s和漏极211d之间的空间用电介质回填以保护免受后续处理影响。然后使用化学机械抛光(cmp)使表面平坦化以暴露伪多晶硅栅极122。去除伪栅极(dummygate)并用高k-栅极氧化物电介质和栅极金属代替以分别建立nfet和pfet的功函数和阈值电压。接下来，在电介质中蚀刻过孔以揭露先前形成的源极和漏极。沉积硅化物并退火以形成具有低肖特基势垒的电连接，并沉积金属以填充过孔。最后，增加间距的几个金属层以结构化方式在顶部上形成图案从而形成功能逻辑元件并在源极和漏极以及栅极和本体之间提供电压偏置。

上述形成用于鳍式fet100的源极211s和漏极211d的方法比使用cvd工艺的现有技术方法快得多。回想一下，用于形成掺杂的源极区和漏极区的cvd晶体生长工艺是在单个步骤中完成的。在本文公开的方法中，掺杂的晶体源极和漏极的形成分成两个主要步骤-即沉积掺杂a-si，然后使用激光退火进行spe以将所述掺杂a-si转化为c-si。结果是，本文公开的两步spe工艺比一步cvd工艺显著更快；它是至少两倍快，并且可以最高达十倍快。这个更快的工艺进而导致采用鳍式fet的cmos晶片(例如cmus晶片6)的生产量(每小时晶片)的大幅增加。

本文公开的方法还导致便于cmos制造工艺的源极和漏极结构。例如，源极211s和漏极211d的顶部部分212的扩展区域使得当进行后续金属化工艺以使鳍式fet100的部件电互连时更容易形成金属接触部。

另一个优点是：与由cvd工艺可提供的相比，a-si或a-sige材料可具有更高的掺杂剂浓度或更大数量的应变调节剂(strainmodifier)。较高的掺杂剂浓度导致较低的接触电阻并因此导致鳍式fet100的较高“导通”电流。在一个实例中，“导通”电流的性能改善可最高达约10％。

对于本领域技术人员来说可见的是，可以在不脱离如在所附权利要求中限定的本公开的精神或范围的情况下对如本文所述的本公开的优选实施方案进行各种修改。因此，本公开覆盖了修改和变化，只要所述修改和变化落入所附权利要求及其等同物的范围内。