一种发光二极管外延片及其制作方法与流程

本发明涉及半导体技术领域，特别涉及一种发光二极管外延片及其制作方法。

背景技术

发光二极管(英文：lightemittingdiode，简称：led)是一种能发光的半导体电子元件。led因具有节能环保、可靠性高、使用寿命长等优点而受到广泛的关注，近年来在背光源和显示屏领域大放异彩，并且开始向民用照明市场进军。对于民用照明来说，光效和使用寿命是主要的衡量标准，因此增加led的发光效率和提高led的抗静电能力对于led的广泛应用显得尤为关键。

外延片是led制备过程中的初级成品。现有的led外延片包括衬底、缓冲层、n型半导体层、有源层和p型半导体层，缓冲层、n型半导体层、有源层和p型半导体层依次层叠在衬底上。p型半导体层用于提供进行复合发光的空穴，n型半导体层用于提供进行复合发光的电子，有源层用于进行电子和空穴的复合发光，衬底用于为外延材料提供生长表面，缓冲层用于缓解衬底和n型半导体层之间的晶格失配。

在实现本发明的过程中，发明人发现现有技术至少存在以下问题：

p型半导体层提供的空穴和n型半导体层提供的电子注入有源层进行复合发光，n型半导体层、有源层和p型半导体层依次层叠，有源层的发光面积有限，出光角度也受到限制，导致led的发光效率较低。

技术实现要素：

本发明实施例提供了一种发光二极管外延片及其制作方法，能够解决现有技术由于发光面积有限导致发光效率较低的问题。所述技术方案如下：

一方面，本发明实施例提供了一种发光二极管外延片，所述发光二极管外延片包括衬底、低温缓冲层、三维成核层、二维恢复层、未掺杂氮化镓层、n型半导体层、有源层和p型半导体层，所述低温缓冲层、所述三维成核层和所述二维恢复层依次层叠在所述衬底上，所述未掺杂氮化镓层的第一表面铺设在所述二维恢复层上，所述未掺杂氮化镓的第二表面包括凸起部和凹陷部，所述第二表面为与所述第一表面相反的表面；所述发光二极管外延片还包括反光层，所述反光层铺设在所述凸起部和所述凹陷部上，所述n型半导体层、所述有源层和所述p型半导体层依次铺设在所述反光层上，所述p型半导体层、所述有源层、所述n型半导体层和所述反光层的厚度之和小于所述凸起部的高度。

可选地，所述反光层的折射率为所述n型半导体层的折射率的80％以下。

优选地，所述反光层的材料采用二氧化硅、三氧化二铝和锆中的一种。

可选地，所述反光层由单层纳米颗粒组成。

优选地，所述反光层的厚度为10nm～30nm。

可选地，所述凸起部的高度为2μm～8μm。

可选地，所述凹陷部与所述第一表面之间的距离为1μm～3μm。

可选地，所述凸起部包括曲面，所述曲面与所述凹陷部相交，所述曲面上各个点的切平面与所述凹陷部之间的夹角为钝角。

优选地，所述凸起部上设有向所述凸起部内延伸的凹坑。

另一方面，本发明实施例提供了一种发光二极管外延片的制作方法，所述制作方法包括：

采用化学气相沉积技术在衬底上依次生长低温缓冲层、三维成核层、二维恢复层和未掺杂氮化镓层；

采用光刻技术和刻蚀技术对所述未掺杂氮化镓层图形化，在所述未掺杂氮化镓的表面上形成凸起部和凹陷部；

采用物理气相沉积技术在所述凸起部和所述凹陷部上形成反光层；

采用化学气相沉积技术在所述反光层上依次生长n型半导体层、有源层和p型半导体层，所述p型半导体层、所述有源层、所述n型半导体层、所述反光层的厚度之和小于所述凸起部的高度。

本发明实施例提供的技术方案带来的有益效果是：

通过在未掺杂氮化镓层上设置反光层，可以对射向未掺杂氮化镓层的光线进行反射，增加led的正面出光。而且将未掺杂氮化镓层设置反光的表面从平面改成凹凸不平，增大了反光层上有源层的发光面积，提高led的发光亮度；同时改变有源层发出光线的出射方向，有利于提高led出光效率，进而提高led的发光效率。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a是本发明实施例提供的一种发光二极管外延片的结构示意图；

图1b是本发明实施例提供的一种发光二极管外延片中未掺杂氮化镓层的俯视图；

图2a是本发明实施例提供的另一种发光二极管外延片的结构示意图；

图2b是本发明实施例提供的另一种发光二极管外延片中未掺杂氮化镓层的俯视图；

图3是本发明实施例提供的一种凸起部的结构示意图；

图4是本发明实施例提供的另一种凸起部的结构示意图；

图5是本发明实施例提供的又一种凸起部的结构示意图；

图6是本发明实施例提供的又一种凸起部的结构示意图；

图7是本发明实施例提供的又一种凸起部的结构示意图；

图8是本发明实施例提供的一种发光二极管外延片的制作方法的流程图；

图9a-图9d是本发明实施例提供的发光二极管外延片在制作方法的执行过程中的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明实施例提供了一种发光二极管外延片，图1a为本发明实施例提供的一种发光二极管外延片的结构示意图，参见图1a，该发光二极管外延片包括衬底10、低温缓冲层21、三维成核层22、二维恢复层23、未掺杂氮化镓层24、反光层30、n型半导体层40、有源层50和p型半导体层60。低温缓冲层21、三维成核层22和二维恢复层23依次层叠在衬底10上，未掺杂氮化镓层24的第一表面铺设在二维恢复层23上，未掺杂氮化镓层24的第二表面包括凸起部241和凹陷部242，第二表面为与第一表面相反的表面。反光层30铺设在凸起部241和凹陷部242上，n型半导体层40、有源层50和p型半导体层60依次铺设在反光层30上，p型半导体层60、有源层50、n型半导体层40和反光层30的厚度之和小于凸起部241的高度。

在本实施例中，p型半导体层60、有源层50、n型半导体层40和反光层30的厚度之和，为反光层30的铺设深度、n型半导体层40的铺设深度、有源层50的铺设深度和p型半导体层60的铺设深度之和。如图1a所示，凸起部241的高度h，为凸起部241上各个点与凹陷部242所在平面之间距离的最大值。

本发明实施例通过在未掺杂氮化镓层上设置反光层，可以对射向未掺杂氮化镓层的光线进行反射，增加led的正面出光。而且将未掺杂氮化镓层设置反光的表面从平面改成凹凸不平，增大了反光层上有源层的发光面积，提高led的发光亮度；同时改变有源层发出光线的出射方向，有利于提高led出光效率，进而提高led的发光效率。

可选地，反光层30的折射率可以为n型半导体层40的折射率的80％以下。

通过将反光层的折射率限制在n型半导体层的折射率的80％，如反光层的折射率限制在n型半导体层的折射率的60％，减小光线从n型半导体层射到反光层时的全反射角，增大光线的反射率，进而增加led的正面出光。

优选地，反光层30的材料可以采用二氧化硅、三氧化二铝和锆中的一种。二氧化硅、三氧化二铝和锆为耐高温材料，可以避免在外延生长过程中由于高温而分解、引入杂质。

更优选地，反光层30的材料可以采用二氧化硅，实现成本低。

可选地，反光层可以由单层纳米颗粒组成。

采用单层纳米颗粒组成反光层，设置在反光层上的n型半导体层可以通过单层纳米颗粒之间的缝隙接触到反光层下的未掺杂氮化镓层，从而避免反光层的设置影响到后续的外延生长。

优选地，反光层的厚度可以为10nm～30nm。

反光层的厚度较薄，在表面吸附能的作用下，自然形成单层纳米颗粒组成的结构。如果反光层的厚度小于10nm，则可能由于反光层的厚度太薄而达到反光的效果；如果反光层的厚度大于30nm，则可能由于反光层太厚而造成外延片内部的晶格差异，需要比较复杂的工艺实现后续的外延生长。

图1b为本发明实施例提供的一种发光二极管外延片中未掺杂氮化镓层的俯视图，在本实施例的一种实现方式中，结合图1a和图1b所示，凸起部241的数量可以为多个，多个凸起部241以阵列方式设置在凹陷部242中，此时各个凸起部241之间的凹陷部242是连通的。

在具体实现时，受到制作工艺的限制，多个凸起部的高度通常是相同的。如果多个凸起部以阵列方式设置在凹陷部中，则相邻两个凸起部之间的距离也都是相同的。通过统一设置各个凸起部的高度以及各个凸起部之间的距离，即可充分利用凸起部增大有源层的发光面积和改善led的出光效率，实现上更为简单方便。

图2a为本发明实施例提供的另一种发光二极管外延片的结构示意图，图2b为本发明实施例提供的另一种发光二极管外延片中未掺杂氮化镓层的俯视图。在本实施例的另一种实现方式中，结合图2a和图2b所示，凹陷部242的数量可以为多个，多个凹陷部242以阵列方式设置在凸起部241中，此时各个凹陷部242之间的凸起部241是连通的。

在具体实现时，受到制作工艺的限制，通常会先生长n型半导体层，再对n型半导体层进行刻蚀，从而在n型半导体层的表面形成凸起部和凹陷部。多个凹陷部设置在凸起部中的情况，与多个凸起部设置在凹陷部中的情况相比，形成凸起部和凹陷部需要刻蚀掉的n型半导体层较少，实现成本相对较低。

而且受到制作工艺的限制，多个凹陷部的深度通常是相同的，如果多个凹陷部以阵列方式设置在凸起部中，则相邻两个凹陷部之间的距离也都是相同的。通过统一设置各个凹陷部的高度以及各个凹陷部之间的距离，即可充分利用凸起部增大有源层的发光面积和改善led的出光效率，实现上更为简单方便。

图3为本发明实施例提供的一种凸起部的结构示意图。可选地，参见图3，凸起部241的表面可以包括与凹陷部242相交的侧面241a，侧面241a为曲面，侧面241a上各个点的切平面与凹陷部242之间的夹角θ为钝角，如凸起部241为球冠结构。

通过将与凹陷部相交的曲面上各个点的切平面与凹陷部之间的夹角限定为钝角，有利于有源层等铺设在凹陷部上，方便实现本发明实施例提供的发光二极管外延片。

具体地，凸起部241的表面还包括与凹陷部242在同一平面的底面。

图4为本发明实施例提供的另一种凸起部的结构示意图。优选地，参见图4，侧面241a上各个点的切平面与凹陷部242之间的夹角θ可以为定值，该定值大于90°且小于180°，如凸起部241为圆锥结构。

将与凹陷部相交的曲面上各个点的切平面与凹陷部之间的夹角限定为定值，外延片内反射光的光程较短，可以减少光线损耗，增强led的正面出光。

在实际应用中，侧面241a也可以为首尾相接的多个平面，侧面241a中的各个平面与凹陷部242之间的夹角θ为定值，该定值大于90°且小于180°，如凸起部241为正棱锥结构。通过将与凹陷部相交的各个平面与凹陷部之间的夹角限定为定值，外延片内反射光的光程同样较短，可以减少光线损耗，增强led的正面出光。

可选地，如图3所示，该定值θ可以为(180°-arccot16)～135°。

如果定值小于(180°-arccot16)，则可能由于凸起部的侧面太过陡峭而造成有源层等无法铺设在凸起部的侧面上；如果定值大于180°，则可能由于凸起部占用的面积太大而造成凸起部的数量较少，影响整体发光亮度和发光效率的提升效果。

可选地，如图1a所示，凸起部241的高度h可以为2μm～8μm。如果凸起部的高度小于2μm，则可能会由于凸起部的高度太小而低于、发光层、n型半导体层、有源层和p型半导体层的厚度之和，无法有效利用凸起部增大有源层的发光面积和改善led的出光效率，或者导致发光层、n型半导体层、有源层和p型半导体层中至少一个的厚度太小而影响本身的作用，进而影响led的发光效率；如果凸起部的高度大于8μm，则可能由于凸起部的高度太大而影响凸起部上发光层、n型半导体层、有源层和p型半导体层的形成，或者导致凸起部太大，led的发光亮度和发光效率提升效果不理想。

具体地，以图1a为例，凸起部241的底面上两点之间的最大距离r可以为1μm～5μm，以匹配凸起部2μm～8μm的高度，使该定值在合适范围内。

可选地，还是以图1a为例，相邻两个凸起部241之间的距离s可以为0.2μm～1μm。

如果相邻两个凸起部之间的距离小于0.2μm，则可能由于相邻两个凸起部之间的距离太近而影响光线从凹陷部射出；如果相邻两个凸起部之间的距离大于1μm，则可能由于相邻两个凸起部之间的距离太远而导致凸起部的数量较少，影响led发光亮度和发光效率的提升效果。

可选地，如图1a所示，凹陷部242与第一表面之间的距离d可以为1μm～3μm。如果凹陷部与第一表面之间的距离小于1μm，则可能由于凹陷部下的n型半导体层厚度太小而无法提供足够数量的电子，影响led的发光效率；如果凹陷部与第一表面之间的距离大于3μm，则可能造成材料的浪费，还可能影响凸起部下的n型半导体层提供的电子数量，不利于凸起部改善led的发光亮度和出光效率。

图5为本发明实施例提供的又一种凸起部的结构示意图。更优选地，参见图5，凸起部241还可以包括平面241b，平面241b与凹陷部242平行，且平面241b与曲面241a相交，如凸起部241为圆台结构或者正棱锥被平行于底面的平面截取顶部之后的结构。

通过设置与凹陷部平行的平面，有利于增加led的正面出光。

容易知道，平面241b的面积小于凸起部241在凹陷部242所在平面的投影的面积。

图6为本发明实施例提供的又一种凸起部的结构示意图。在实际应用中，参见图6，侧面241a上各个点的切平面与凹陷部242之间的夹角θ，或者侧面241a中的各个平面与凹陷部242之间的夹角θ也可以为直角，如凸起部241为圆柱结构或者直棱柱结构。

具体中，侧面241a具体为曲面还是多个首尾相接的平面，可以根据平面241b的形状进行选择。例如，平面241b的形状为圆形，则侧面241a为曲面；又如，平面241b的形状为矩形，则侧面241a包括四个首尾相接的平面。

图7为本发明实施例提供的又一种发光二极管外延片的结构示意图。可选地，参见图7，凸起部241上可以设有向凸起部241内延伸的凹坑241c。优选地，凹坑241c设置在凸起部241的顶部，如在平面241b上设置凹坑241c。

通过在凸起部上开设向凸起部内延伸的凹坑，一方面可以进一步增大有源层的发光面积，提高led的发光亮度和发光效率；另一方面使凸起部变成凹凸镜，改变光的出射方向，进一步增强led的正面出光。

具体地，如图7所示，凹坑241c的深度h可以大于p型半导体层60、有源层50、n型半导体层40和反光层30的厚度之和。其中，凹坑241c的深度h为凹坑241c内各个点与凸起部241的顶面之间距离的最大值，凸起部241的顶面为经过凸起部241上距离凹陷部242最远的点且平行于凹陷部242的平面。

更优选地，如图7所示，凹坑241c的开口大小r与凹坑241c的深度h之比可以为1～2.5。其中，凹坑241c的开口大小为凹坑241在凸起部241的顶面上的投影中两点之间的最大距离。

如果凹坑的开口大小与凹坑的深度之比小于1，则可能由于凹坑的深度过大而影响部分光线的出射，降低led的发光亮度和发光效率；如果凹坑开口大小与凹坑的深度之比大于5，则可能由于凹坑的深度过小而无法有效改变光的出射方向，达不到增强led正面出光的效果。

具体地，凹坑241c的开口大小r可以为5nm～500nm，凹坑241c的深度h可以为5nm～200nm。

例如，凹坑241c的开口大小r可以为250nm，凹坑241c的深度h可以为100nm。

在实际应用中，凹坑241c的表面可以呈球冠状，此时凹坑241c的开口呈圆形，凹坑241c的开口大小为圆形的直径。

具体地，衬底10的材料可以采用蓝宝石。低温缓冲层21、三维成核层22和二维恢复层23的材料可以采用氮化镓(gan)。n型半导体层40的材料可以采用n型掺杂的氮化镓。有源层50可以包括多个量子阱和多个量子垒，多个量子阱和多个量子垒交替层叠设置；量子阱的材料可以采用氮化铟镓(ingan)，量子垒的材料可以采用氮化镓。p型半导体层60的材料可以采用p型掺杂的氮化镓。

在具体实现时，会首先在衬底上低温生长一层较薄的氮化镓，称为低温缓冲层；再在低温缓冲层进行氮化镓的纵向生长，形成多个相互独立的三维岛状结构，称为三维成核层；然后在所有三维岛状结构上和各个三维岛状结构之间进行氮化镓的横向生长，形成二维平面结构，称为二维恢复层；最后在二维生长层上高温生长一层较厚的氮化镓，称为未掺杂氮化镓层。

进一步地，量子阱的数量与量子垒的数量相同，量子垒的数量可以为5个～11个。n型半导体层30中n型掺杂剂的掺杂浓度可以为10¹⁸cm^-3～10²⁰cm^-3；p型半导体层50中p型掺杂剂的掺杂浓度可以为10¹⁸cm^-3～10²⁰cm^-3。

可选地，该发光二极管外延片还可以包括应力释放层，应力释放层设置在n型半导体层和有源层之间，以释放外延生长过程中产生的应力和缺陷，提高有源层的生长质量，进而提高led的发光效率。

在本实施例中，应力释放层铺设在n型半导体层上，有源层铺设在应力释放层上，反光层、n型半导体层、应力释放层、有源层和p型半导体层的厚度之和小于凸起部的高度。

具体地，应力释放层可以包括多个第一子层和多个第二子层，多个第一子层和多个第二子层交替层叠设置；第一子层的材料可以采用氮化铟镓，第二子层的材料可以采用氮化镓。

可选地，该发光二极管外延片还可以包括电子阻挡层，电子阻挡层设置在有源层和p型半导体层之间，以避免电子跃迁到p型半导体层中与空穴进行非辐射复合，影响led的发光效率。

在本实施例中，电子阻挡层铺设在有源层上，p型半导体层铺设在电子阻挡层上，反光层、n型半导体层、有源层、电子阻挡层和p型半导体层的厚度之和小于凸起部的高度。

具体地，电子阻挡层的材料可以采用p型掺杂的氮化铝镓(algan)。

进一步地，电子阻挡层的材料可以采用p型掺杂的alyga1-yn，0.1＜y＜0.5。

优选地，该发光二极管外延片还可以包括低温p型层，低温p型层设置在有源层和电子阻挡层之间，以缓解p型半导体层高温生长对有源层的影响。

在本实施例中，低温p型层铺设在有源层上，电子阻挡层上铺设在低温p型层上，反光层、n型半导体层、有源层、低温p型层、电子阻挡层和p型半导体层的厚度之和小于凸起部的高度。

具体地，低温p型层的材料可以采用p型掺杂的氮化镓。

进一步地，低温p型层中p型掺杂剂的掺杂浓度可以为10¹⁸cm^-3～10²⁰cm^-3。

可选地，该发光二极管外延片还可以包括p型接触层，p型接触层铺设在p型半导体层上，以与芯片制作工艺中形成的透明导电薄膜或者电极之间形成欧姆接触。

具体地，p型接触层的材料可以采用p型掺杂的氮化铟镓。

在本实施例中，反光层以上所有层的厚度之和小于凸起部的高度。

本发明实施例提供了一种发光二极管外延片的制作方法，适用于制作图1a或图2a所示的发光二极管外延片。图8为本发明实施例提供的发光二极管外延片的制作方法的流程图，参见图8，该制作方法包括：

步骤101：采用化学气相沉积技术在衬底上依次生长低温缓冲层、三维成核层、二维恢复层和未掺杂氮化镓层。

图9a为本发明实施例提供的发光二极管外延片在步骤101执行之后的结构示意图。其中，10表示衬底，21表示低温缓冲层，22表示三维成核层，23表示二维恢复层，24表示未掺杂氮化镓层。如图9a所示，低温缓冲层21、三维成核层22、二维恢复层23和未掺杂氮化镓层24依次层叠在衬底10的一个表面上。

可选地，该制作方法还可以包括：

将衬底在氢气气氛中退火1分钟～10分钟；

在1000℃～1200℃的温度下进行氮化处理。

进一步地，衬底可以采用[0001]晶向的蓝宝石。

步骤102：采用光刻技术和刻蚀技术对未掺杂氮化镓层图形化，在未掺杂氮化镓的表面上形成凸起部和凹陷部。

图9b为本发明实施例提供的发光二极管外延片在步骤102执行之后的结构示意图。其中，241表示凸起部，242表示凹陷部。如图9b所示，凸起部241和凹陷部242形成在未掺杂氮化镓层24的同一个表面上，未掺杂氮化镓层24形成凸起部241和凹陷部242的表面与未掺杂氮化镓层24设置在二维恢复层23上的表面相反。

在本实施例的一种实现方式中，该步骤102可以包括：

采用光刻技术在未掺杂氮化镓层上形成设定图形的光刻胶，光刻胶包括以阵列方式设置在未掺杂氮化镓层上的多个胶块；

采用刻蚀技术对未掺杂氮化镓层图形化，在未掺杂氮化镓层的表面上形成凸起部和凹陷部；

去除光刻胶。

进一步地，胶块的侧面与胶块的底面之间的夹角可以为锐角。

在本实施例的另一种实现方式中，该步骤103可以包括：

采用光刻技术在未掺杂氮化镓层上形成设定图形的光刻胶，光刻胶内设有以阵列方式排列的通孔；

采用刻蚀技术对未掺杂氮化镓层图形化，在未掺杂氮化镓层的表面上形成凸起部和凹陷部；

去除光刻胶。

进一步地，通孔的侧壁与光刻胶的底面之间的夹角可以为锐角。

通过形成不同图形的光刻胶，从而在n型半导体层的表面形成多个凸起部或者多个凹陷部。

具体地，采用光刻技术形成设定图形的光刻胶时，先铺设一层光刻胶，然后在设定图形的掩膜版的遮挡下对光刻胶进行曝光，接着将曝光后的光刻胶浸泡在显影液中，光刻胶中已曝光的部分或者没有曝光的部分会溶解到显影液中，从而形成设定图形的光刻胶。

在上述两种实现方式中，光刻胶的厚度可以为2μm～8μm，以形成高度为2μm～8μm的凸起部，确保凸起部的高度大于发光层、n型半导体层、有源层和p型半导体层等的厚度之和。

可选地，采用刻蚀技术对未掺杂氮化镓层图形化，在未掺杂氮化镓层的表面上形成凸起部和凹陷部，可以包括：

采用等离子体刻蚀工艺对未掺杂氮化镓层图形化，并控制等离子体刻蚀工艺的参数，在n型半导体层的表面上形成凸起部和凹陷部。

其中，等离子体刻蚀工艺的参数可以包括刻蚀机的功率、刻蚀的气体等。通过调整等离子体刻蚀工艺的参数，实现不同的刻蚀速率，控制凸起部的形貌控制。

例如，等离子体刻蚀气体采用chf3，等离子体刻蚀气体的流量控制在5ml/min～20ml/min，等离子体刻蚀设备的上功率设定为1kw～2kw，等离子体刻蚀设备的下功率设定为0.4kw～1kw，环境温度控制在10℃～50℃，刻蚀时间为500s～2000s，即可形成图4所示的凸起部。

又如，等离子体刻蚀气体采用chf3，等离子体刻蚀气体的流量控制在2ml/min～15ml/min，等离子体刻蚀设备的上功率设定为0.6kw～1.5kw，等离子体刻蚀设备的下功率设定为0.2kw～0.7kw，环境温度控制在5℃～30℃，刻蚀时间为300s～1500s，即可形成图7所示的凸起部。

在具体实现时，也可以不设置光刻胶，直接采用等离子体刻蚀工艺对未掺杂氮化镓层图形化，并控制等离子体刻蚀工艺的参数，在n型半导体层的表面上形成凸起部和凹陷部。

步骤103：采用物理气相沉积技术在凸起部和凹陷部上形成反光层。

图9c为本发明实施例提供的发光二极管外延片在执行步骤103之后的结构示意图。其中，30表示反光层。如图9c所示，反光层30铺设在凸起部241和凹陷部242上。

步骤104：采用化学气相沉积技术在反光层上依次生长n型半导体层、有源层和p型半导体层，p型半导体层、有源层、n型半导体层、反光层的厚度之和小于凸起部的高度。

图9d为本发明实施例提供的发光二极管外延片在执行步骤104之后的结构示意图。其中，40表示n型半导体层，50表示有源层，60表示p型半导体层。如图9d所示，n型半导体层40、有源层50、p型半导体层60铺设在反光层30上。

可选地，在n型半导体层上生长有源层之前，该制作方法还可以包括：

在n型半导体层上生长应力释放层。

相应地，有源层在应力释放层上生长。

可选地，在有源层上生长p型半导体层之前，该制作方法还可以包括：

在有源层上生长电子阻挡层。

相应地，p型半导体层在电子阻挡上生长。

优选地，在有源层上生长电子阻挡层之前，该制作方法还可以包括：

在有源层上生长低温p型层。

相应地，电子阻挡层在低温p型层上生长。

可选地，在步骤104之后，该制作方法还可以包括：

在p型半导体层上生长p型接触层。

优选地，在p型半导体层上生长p型接触层之后，该制作方法还可以包括：

控制温度为650℃～850℃，持续时间为5分钟～15分钟，在氮气气氛中进行退火处理。

需要说明的是，控制温度、压力均是指控制生长外延片的反应腔中的温度、压力。实现时以三甲基镓或三甲基乙作为镓源，高纯氮气作为氮源，三甲基铟作为铟源，三甲基铝作为铝源，n型掺杂剂选用硅烷，p型掺杂剂选用二茂镁。

本发明实施例提供了另一种发光二极管外延片的制作方法，为图8所示的制作方法的一种具体实现，该制作方法包括：

步骤201：控制温度为400℃～600℃，压力为100torr～300torr，在衬底上生长厚度为15nm～35nm的低温缓冲层。

步骤202：控制温度为1000℃～1100℃，压力为100torr～500torr，在低温缓冲层上生长厚度为100nm～500nm的三维成核层。

步骤203：控制温度为1000℃～1200℃，压力为100torr～500torr，在三维生长层上生长厚度为500nm～800nm的二维恢复层。

步骤204：控制温度为1000℃～1200℃，压力为100torr～500torr，在二维恢复层上生长厚度为1μm～5μm的未掺杂氮化镓层。

步骤205：采用光刻技术和刻蚀技术对未掺杂氮化镓层图形化，在未掺杂氮化镓的表面上形成凸起部和凹陷部。

步骤206：采用物理气相沉积技术在凸起部和凹陷部上形成反光层，反光层的厚度为10nm～30nm。

步骤207：控制温度为1000℃～1200℃，压力为100torr～400torr，在反光层上生长厚度为1μm～3μm的n型半导体层。

步骤208：控制温度为800℃～1000℃，压力为100torr～500torr，在n型半导体层上生长厚度为5nm～10nm的应力释放层。

步骤209：控制压力为100torr～500torr，在应力释放层上生长有源层，有源层包括交替生长的多个量子阱和多个量子垒，量子阱的厚度为3nm，量子阱的生长温度为720℃～829℃，量子垒的厚度为9nm～12nm，量子垒的生长温度为850℃～959℃。

步骤210：控制温度为600℃～800℃，压力为200torr～600torr，在有源层上生长厚度为10nm～50nm的低温p型层。

步骤211：控制温度为850℃～950℃，压力为100torr～500torr，在低温p型层上生长厚度为50nm～150nm的电子阻挡层。

步骤212：控制温度为800℃～1000℃，压力为100torr～300torr，在电子阻挡层上生长厚度为100nm～500nm的p型半导体层。

步骤213：控制温度为850℃～1050℃，压力为100torr～300torr，在p型半导体层上生长厚度为10nm～100nm的p型接触层。

本发明实施例提供了又一种发光二极管外延片的制作方法，为图8所示的制作方法的另一种具体实现，该制作方法包括：

步骤301：控制温度为400℃～600℃，压力为400torr～600torr，在衬底上生长厚度为15nm～40nm的低温缓冲层。

步骤302：控制温度为1000℃～1040℃，压力为400torr～600torr，在低温缓冲层上生长厚度为400nm～600nm的三维成核层。

步骤303：控制温度为1040℃～1080℃，压力为400torr～600torr，在三维成核层上生长厚度为500nm～800nm的二维恢复层。

步骤304：控制温度为1050℃～1100℃，压力为100torr～500torr，在二维恢复层上生长厚度为2μm～4μm的未掺杂氮化镓层。

步骤305：采用光刻技术和刻蚀技术对未掺杂氮化镓层图形化，在未掺杂氮化镓的表面上形成凸起部和凹陷部。

步骤306：采用物理气相沉积技术在凸起部和凹陷部上形成反光层，反光层的厚度为10nm～30nm。

步骤307：控制温度为1000℃～1100℃，压力为100torr～400torr，在反光层上生长厚度为3μm～5μm的n型半导体层，n型半导体层中n型掺杂剂的掺杂浓度为10¹⁸cm^-3～3*10¹⁹cm^-3。

步骤308：控制温度为800℃～1000℃，压力为100torr～500torr，在n型半导体层上生长厚度为5nm～10nm的应力释放层。

步骤309：控制压力为100torr～500torr，在应力释放层上生长有源层，有源层包括交替生长的多个量子阱和多个量子垒，量子阱的厚度为3nm～4nm，量子阱的生长温度为720℃～800℃，量子垒的厚度为9nm～15nm，量子垒的生长温度为900℃～950℃。

步骤310：控制温度为750℃～850℃，压力为100torr～500torr，在有源层上生长厚度为30nm～50nm的低温p型层。

步骤311：控制温度为900℃～1000℃，压力为200torr～500torr，在低温p型层上生长厚度为50nm～100nm的电子阻挡层。

步骤312：控制温度为850℃～950℃，压力为100torr～300torr，在电子阻挡层上生长厚度为100nm～300nm的p型半导体层。

步骤313：控制温度为850℃～1000℃，压力为100torr～300torr，在p型半导体层上生长厚度为5nm～100nm的p型接触层。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。