半导体器件的制作方法

本申请主张在2017年6月13日在韩国知识产权局提出申请的韩国专利申请第10-2017-0074370号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。

本发明概念涉及一种半导体器件。

背景技术

半导体器件包括存储器器件及逻辑器件。用于存储数据的存储器器件可被分类成易失性存储器器件及非易失性存储器器件。易失性存储器器件(例如，动态随机存取存储器(dynamicrandomaccessmemory，dram)及静态随机存取存储器(staticrandomaccessmemory，sram))在其电源供应中断时会丢失所存储的数据。非易失性存储器器件(例如，可编程只读存储器(programmablerom，prom)、可擦可编程只读存储器(erasableprom，eprom)、电可擦可编程只读存储器(electricallyeprom，eeprom)及闪存器件)即使在其电源供应中断时也不会丢失所存储的数据。

为满足半导体器件性能高且功率低的趋势，近来正开发下一代半导体存储器器件(例如，磁性随机存取存储器(magneticrandomaccessmemory，mram)、电阻式随机存取存储器(resistiverandomaccessmemory，rram)及相变随机存取存储器(phasechangerandomaccessmemory，pram))。下一代半导体存储器器件包含具有以下特性的材料：其电阻根据被施加的电流或电压而不同且即使电流或电压供应中断仍会维持所述电阻。

技术实现要素：

根据本发明概念的示例性实施例，提供一种如下的半导体器件。第一存储器区段设置在衬底上。第二存储器区段垂直堆叠在所述第一存储器区段上。所述第一存储器区段设置在所述衬底与所述第二存储器区段之间。所述第一存储器区段包括闪存单元结构，且所述第二存储器区段包括可变电阻存储单元结构。所述闪存单元结构包括：至少一个单元串，包括串联连接到彼此的多个第一存储单元；以及位线，位于所述衬底上且连接到所述至少一个单元串。所述位线在垂直方向上夹置在所述至少一个单元串与所述第二存储器区段之间且连接到所述第二存储器区段。

根据本发明概念的示例性实施例，提供一种如下的半导体器件。第一存储器区段及第二存储器区段在垂直方向上依序堆叠在衬底的顶表面上。所述第一存储器区段包括：电极结构，包括沿所述垂直方向堆叠在所述衬底的所述顶表面上的栅极电极；沟道结构，穿透所述电极结构；以及位线，位于所述电极结构上且连接到所述沟道结构。所述位线夹置在所述第一存储器区段的所述电极结构与所述第二存储器区段之间。所述第二存储器区段包括连接到所述位线的可变电阻存储单元。

附图说明

通过参照附图详细阐述本发明概念的示例性实施例，本发明概念的这些及其他特征将变得更显而易见，在附图中：

图1示出根据本发明概念示例性实施例的半导体器件内的配置的简化剖视图。

图2至图4示出图1所示第一存储器区段上的存储单元阵列的电路图。

图5示出图1所示第二存储器区段上的存储单元阵列的电路图。

图6示出图1所示第二存储器区段上的单位存储单元的电路图。

图7a示出根据本发明概念示例性实施例的半导体器件内的配置的简化剖视图。

图7b示出图7a所示半导体器件内的配置的简化平面图。

图8a示出根据本发明概念示例性实施例的半导体器件内的配置的简化剖视图。

图8b示出图8a所示半导体器件内的配置的简化平面图。

图9示出根据本发明概念示例性实施例的半导体器件的单元阵列的平面图。

图10示出沿图9所示线i-i'及线ii-ii'截取的剖视图。

图11示出根据本发明概念示例性实施例的半导体器件的平面图。

图12示出沿图11所示线iii-iii'及线iv-iv'截取的剖视图。

图13示出根据本发明概念示例性实施例的可变电阻存储单元的剖视图。

图14a及图14b示出各自示出根据本发明概念示例性实施例的可变电阻元件的实例的剖视图。

图15示出根据本发明概念示例性实施例的半导体器件的单元阵列的剖视图。

[符号的说明]

10：第一存储器区段

20：第二存储器区段

30：外围电路区段

30a、30b、30c、30d：侧

100：衬底

101：下部结构

122：下顶盖绝缘层

124：上顶盖绝缘层

126：第一层间介电层

128：第二层间介电层

130：缓冲绝缘层

132：第三层间介电层

134：第四层间介电层

140：绝缘层

150：栅极电极

150a：上单元栅极电极

150b：下单元栅极电极

150g：地选择栅极电极

150l：栅极电极/最下栅极电极

150s：串选择栅极电极

150u：栅极电极/最上栅极电极

155：水平绝缘体

158：栅极介电图案

160：垂直绝缘体

170：掩埋绝缘图案

180：导电垫

182：分隔绝缘图案

184：共源极区

190：下接触件

192：辅助导电线

192a：第一辅助导电线

192b：第二辅助导电线

196：上接触件

197：上垫接触件

200：位线

210：上垫线

250：导电线

1000：半导体器件

bc：掩埋接触件

be：底部电极

bec：底部电极接触件

bg：后栅极线

bgt：后栅极晶体管

bl、bl0、bl1～blm-1、blm：位线

ch：沟道结构

cl1：第一外围电线

cl2：第二外围电线

cl3：第三外围电线

csl：共源极线

csp：共源极塞

cstr：单元串

cstr1：上串

cstr2：下串

ct1：第一外围导电接触件

ct2：第二外围导电接触件

d1：第一方向

d2：第二方向

d3：第三方向

es：电极结构

gsl：地选择线

gst：地选择晶体管

hsp：水平半导体图案

i-i'、ii-ii'、iii-iii'、iv-iv'：线

l1：第一导电线

l2：第二导电线

lsp：下半导体图案

ma、mb：磁化方向

mc：存储单元

mct：存储单元晶体管

mct1：上存储单元晶体管/存储单元晶体管

mct2：下存储单元晶体管/存储单元晶体管

ms1：第一磁性结构

ms2：第二磁性结构

pc：下垫接触件

pcl：下垫线

se：选择元件

sp：侧绝缘间隔件

ssl：串连接线

sst：串选择晶体管

tbr：隧道势垒图案

te：顶部电极

usp：上半导体图案

vmc：可变电阻存储单元

vp：垂直图案

vr：可变电阻元件

vsp1：第一垂直半导体图案

vsp2：第二垂直半导体图案

wl0、wl1、wl2、wl3～wln-2、wln-1、wln：字线

具体实施方式

以下将参照附图详细阐述本发明概念的示例性实施例。然而，本发明概念可被实施为不同的形式而不应被视为仅限于本文所述实施例。在图中，为清晰起见可夸大层及区的厚度。在本说明书通篇及所有的图中，相同的参考编号可指代相同的元件。

图1示出根据本发明概念示例性实施例的半导体器件内的配置的简化剖视图。

参照图1，半导体器件1000包括位于衬底100上的第一存储器区段10及第二存储器区段20。第一存储器区段10位于衬底100与第二存储器区段20之间。第一存储器区段10与第二存储器区段20沿与衬底100的顶表面垂直的方向依序堆叠在衬底100上。举例来说，第一存储器区段10及第二存储器区段20垂直堆叠在衬底100的顶表面上。第一存储器区段10可包括闪存单元阵列，且第二存储器区段20可包括可变电阻存储单元结构。举例来说，第一存储器区段10可用作主存储器，且第二存储器区段20可用作缓冲存储器。

图2至图4示出图1所示第一存储器区段上的存储单元阵列的电路图。

参照图2，在一些实施例中，第一存储器区段10包括二维与非(nand)闪存单元阵列。举例来说，第一存储器区段10包括多个单元串cstr。所述多个单元串cstr中的每一者包括连接到串选择线ssl的串选择晶体管sst、对应地连接到多条字线wl0到wln(其中n是自然数)的多个存储单元晶体管mct、以及连接到地选择线gsl的地选择晶体管gst。串选择晶体管sst连接到多条位线bl0到blm(其中m是自然数)中的一者，且地选择晶体管gst连接到共源极线csl。位线bl0到blm在第一方向d1上延伸，且串选择线ssl、字线wl0到wln及地选择线gsl在与第一方向d1交叉的第二方向d2上延伸。第一方向d1与第二方向d2可平行于图1所示衬底100的顶表面。

图1所示衬底100上具有串选择线ssl、字线wl0到wln及地选择线gsl。串选择线ssl、字线wl0到wln及地选择线gsl可分别用作串选择晶体管sst的栅极电极、存储单元晶体管mct的栅极电极及地选择晶体管gst的栅极电极。存储单元晶体管mct中的每一者可包括数据存储元件。

参照图3，在一些实施例中，第一存储器区段10包括三维与非闪存单元阵列。举例来说，第一存储器区段10包括共源极线csl、多条位线bl以及位于共源极线csl与位线bl之间的多个单元串cstr。

共源极线csl可为设置在图1所示衬底100上的导电薄层或形成在图1所示衬底100中的杂质区。位线bl可为设置在图1所示衬底100上且沿第三方向d3与衬底100间隔开的导电图案(例如，金属线)，第三方向d3垂直于衬底100的顶表面。第三方向d3可被称为“垂直方向”或“垂直地”。位线bl可在第一方向d1上延伸且可在第二方向d2上彼此间隔开。单元串cstr并联连接到位线bl中的一者。单元串cstr共同连接到共源极线csl。在一些实施例中，可提供以二维方式排列在衬底100上的多条共源极线csl。多条共源极线csl可被供应相同的电压或被彼此单独地进行电控制。

单元串cstr中的每一者包括连接到共源极线csl的地选择晶体管gst、连接到位线bl的串选择晶体管sst以及位于地选择晶体管gst与串选择晶体管sst之间的多个存储单元晶体管mct。地选择晶体管gst、串选择晶体管sst及存储单元晶体管mct可串联连接到彼此。

共源极线csl可共同连接到各个地选择晶体管gst的源极。在共源极线csl与位线bl之间可设置地选择线gsl、多条字线wl1到wl3及串选择线ssl，地选择线gsl、所述多条字线wl1到wl3及串选择线ssl可分别用作地选择晶体管gst的栅极电极、存储单元晶体管mct的栅极电极及串选择晶体管sst的栅极电极。地选择线gsl、多条字线wl0到wl3及串选择线ssl可沿第三方向d3依序堆叠在衬底100的顶表面上。存储单元晶体管mct中的每一者可包括数据存储元件。

参照图4，在一些实施例中，第一存储器区段10包括三维与非闪存单元阵列。举例来说，第一存储器区段10包括共源极线csl、位线bl以及位于共源极线csl与位线bl之间的单元串cstr。共源极线csl可为设置在图1所示衬底100上的导电薄层(或导电图案)，且位线bl可为设置在图1所示衬底100上的导电图案(例如，金属线)。共源极线csl与位线bl可沿与图1所示衬底100的顶表面垂直的方向与衬底100间隔开。

单元串cstr位于共源极线csl与图1所示衬底100之间以及位线bl与图1所示衬底100之间。单元串cstr包括连接到位线bl的上串cstr1及连接到共源极线csl的下串cstr2。上串cstr1通过后栅极晶体管bgt连接到下串cstr2。后栅极晶体管bgt是通过设置在图1所示衬底100上的后栅极线bg来控制的。上串cstr1包括连接到位线bl的串选择晶体管sst以及位于串选择晶体管sst与后栅极晶体管bgt之间的多个上存储单元晶体管mct1。串选择晶体管sst与上存储单元晶体管mct1串联连接到彼此。下串cstr2包括连接到共源极线csl的地选择晶体管gst以及位于地选择晶体管gst与后栅极晶体管bgt之间的多个下存储单元晶体管mct2。地选择晶体管gst与下存储单元晶体管mct2串联连接到彼此。上存储单元晶体管mct1及下存储单元晶体管mct2中的每一者可包括数据存储元件。

图5示出图1所示第二存储器区段上的存储单元阵列的电路图，且图6示出图1所示第二存储器区段上的单位存储单元的电路图。

参照图5，第二存储器区段20包括可变电阻存储单元阵列。可变电阻存储单元阵列可包括磁性随机存取存储单元阵列、相变随机存取存储单元阵列或电阻式随机存取存储单元阵列。举例来说，第二存储器区段20包括多条第一导电线l1、与第一导电线l1交叉的多条第二导电线l2以及在平面图中位于第一导电线l1与第二导电线l2之间的交叉部位处的多个存储单元mc。图1所示衬底100上具有第一导电线l1，各第一导电线l1在第一方向d1上延伸且在第二方向d2上彼此间隔开。第一导电线l1上具有第二导电线l2，各第二导电线l2在第二方向上延伸且在第一方向d1上彼此间隔开。第二导电线l2可相对于图1所示衬底100高于第一导电线l1。存储单元mc中的每一者在平面图中位于第一导电线l1中的一者与第二导电线l2中的一者之间的交叉部位处，且可连接到第一导电线l1及第二导电线l2中的一者。

第一导电线l1可对应于参照图2至图4论述的位线bl0到blm以及位线bl。举例来说，第一导电线l1可为参照图2论述的位线bl0到blm。在这种情形中，存储单元mc在平面图中可对应地设置在第二导电线l2与位线bl0到blm之间的交叉部位处，且存储单元mc中的每一者可连接到位线bl0到blm中的一者及第二导电线l2中的一者。作为另外一种选择，第一导电线l1可为参照图3论述的位线bl。在这种情形中，存储单元mc在平面图中可对应地设置在第二导电线l2与位线bl之间的交叉部位处，且存储单元mc中的每一者可连接到位线bl中的一者及第二导电线l2中的一者。作为另外一种选择，第一导电线l1中的一者可为参照图4论述的位线bl。在这种情形中，存储单元mc在平面图中可对应地设置在第二导电线l2与位线bl之间的交叉部位处，且存储单元mc中的每一者可连接到所述多条位线bl中的一者及第二导电线l2中的一者。由此，第一存储器区段10与第二存储器区段20可共享位线bl0到blm及位线bl。

参照图6，存储单元mc中的每一者包括可变电阻元件vr及选择元件se。可变电阻元件vr与选择元件se彼此串联连接在第一导电线l1中的一者与第二导电线l2中的一者之间。举例来说，可变电阻元件vr连接在选择元件se与各第二导电线l2中的所述一者之间，且选择元件se连接在可变电阻元件vr与各第一导电线l1中的所述一者之间，但本发明概念并非仅限于此。举例来说，可变电阻元件vr可连接在选择元件se与各第一导电线l1中的一者之间，且选择元件se可连接在可变电阻元件vr与各第二导电线l2中的一者之间。

可变电阻元件vr可包括数据存储元件。当被供应电脉冲时，可变电阻元件vr可在两种电阻状态之间进行切换。可变电阻元件vr可被形成为具有薄膜结构，所述薄膜结构的电阻通过流过可变电阻元件vr的电流的自旋转移现象而改变。可变电阻元件vr可包括被配置成表现出磁阻性质的薄膜结构，且可包含至少一种铁磁材料或至少一种反铁磁材料。

选择元件se可被配置成选择性地控制流过可变电阻元件vr的电流。举例来说，选择元件se可被配置成表现出非线性i-v曲线或整流特性(rectifyingcharacteristic)，且因此流过存储单元mc中的每一者的电流可被控制成具有单向性质(unidirectionalproperty)。作为另外一种选择，选择元件se可包括表现出根据所施加的电压而变化的电阻性质的非线性电阻器。举例来说，当电阻器的电阻与所施加的电压成反比时，处于相对较高的电压的所选择的单元可处于较低的电阻状态以允许电流流过所选择的单元，而处于相对较低的电压的未被选择的单元可处于高电阻状态以防止电流流过未被选择的单元。举例来说，选择元件se可为以表现出非线性i-v曲线(例如，s型i-v曲线)的阈值切换为基础的器件。选择元件se可为表现出双向特性的双向阈值开关(ovonicthresholdswitch，ots)器件。

返回参照图5，尽管图中未示出，然而第二存储器区段20可包括设置在第二导电线l2上的多条第三导电线、以及在平面图中设置在第二导电线l2与第三导电线之间对应的交叉部位处的其他存储单元。在这种情形中，第二存储器区段20可具有交叉点单元阵列结构，在交叉点单元阵列结构中存储单元mc沿第一方向d1到第三方向d3以三维方式排列。

图7a示出根据本发明概念示例性实施例的半导体器件内的配置的简化剖视图。图7b示出图7a所示半导体器件内的配置的简化平面图。

参照图7a及图7b，半导体器件1000包括第一存储器区段10及第二存储器区段20，且还包括位于衬底100与第一存储器区段10之间的外围电路区段30。外围电路区段30、第一存储器区段10及第二存储器区段20沿与衬底100的顶表面垂直的方向依序堆叠在衬底100的顶表面上。

第一存储器区段10可包括以二维方式或三维方式排列在衬底100上的多个第一存储单元。第一存储单元可对应于参照图2至图4论述的存储单元晶体管mct、mct1及mct2。第二存储器区段20可包括以二维方式或三维方式排列在衬底100上的多个第二存储单元。第二存储单元可对应于参照图5论述的存储单元mc。举例来说，第二存储单元可各自包括可变电阻元件vr及选择元件se。

外围电路区段30可包括用于操作第一存储器区段10的第一存储单元的存储器控制器。存储器控制器可包括行解码器、页缓冲器、输入/输出(input/output，i/o)缓冲器、控制逻辑、缓冲随机存取存储器(bufferram)等。缓冲随机存取存储器可包括例如动态随机存取存储器(dram)器件或静态随机存取存储器(sram)器件等易失性存储器器件。外围电路区段30还可包括用于操作第二存储器区段20的第二存储单元的其他存储器控制器。

图8a示出根据本发明概念示例性实施例的半导体器件内的配置的简化剖视图。图8b示出图8a所示半导体器件内的配置的简化平面图。以下半导体器件相似于参照图7a及图7b论述的半导体器件，且因此为使说明简洁起见，以下将阐述各半导体器件之间的主要差异。

参照图8a及图8b，半导体器件1000包括第一存储器区段10及第二存储器区段20，且还包括位于第一存储器区段10的至少一侧上的外围电路区段30。第一存储器区段10与外围电路区段30并排地设置在衬底100上。外围电路区段30邻近第一存储器区段10的仅一侧(30a)设置，邻近第一存储器区段10的两侧(30a、30b)设置，邻近第一存储器区段10的三个侧(30a、30b及30c)设置，或环绕第一存储器区段10的四个侧(30a、30b、30c及30d)设置。根据本实施例，除了外围电路区段30的相对排列之外，外围电路区段30可被配置成实质上相同于参照图7a及图7b论述的外围电路区段30。

图9示出根据本发明概念示例性实施例的半导体器件的单元阵列的平面图。图10示出沿图9所示线i-i'及线ii-ii'截取的剖视图。

参照图9及图10，第一存储器区段10与第二存储器区段20垂直堆叠在下部结构101上。在一些实施例中，下部结构101可包括参照图7a及图7b论述的衬底100及外围电路区段30。在此种情形中，下部结构101还可包括位于外围电路区段30与第一存储器区段10之间的半导体层，且第一存储器区段10及第二存储器区段20可设置在半导体层上。在其他实施例中，下部结构101可包括参照图8a及图8b论述的衬底100及外围电路区段30。在这种情形中，第一存储器区段10及第二存储器区段20可直接设置在衬底100上。

第一存储器区段10可包括设置在下部结构101上的三维与非闪存单元结构。举例来说，电极结构es位于下部结构101上。电极结构es包括依序堆叠在下部结构101上的多个栅极电极150l、150及150u、以及位于栅极电极150l、150及150u之间的多个绝缘层140。栅极电极150l、150及150u与绝缘层140交替地及重复地堆叠在下部结构101上。绝缘层140可使栅极电极150l、150及150u彼此电绝缘。栅极电极150l、150、及150u中的最上栅极电极150u包括在水平方向上彼此间隔开的两个最上栅极电极。最上栅极电极150u中的所述两个最上栅极电极通过位于其之间且在第二方向d2上延伸的分隔绝缘图案182而彼此隔开。在下部结构101与栅极电极150l、150及150u中的最下栅极电极150l之间夹置有缓冲绝缘层130。

各绝缘层140可具有实质上相同的厚度，或者绝缘层140中的至少一者可比其他的绝缘层140薄。缓冲绝缘层130可比绝缘层140薄。绝缘层140可包含氧化硅层或低介电常数介电层，且缓冲绝缘层130可包含绝缘材料(例如，氧化硅层)。栅极电极150l、150及150u可包含金属或金属氮化物。分隔绝缘图案182可包含绝缘材料(例如，氧化硅层)。

下部结构101上具有穿透电极结构es的多个垂直图案vp。垂直图案vp中的每一者穿透电极结构es且接触下部结构101。当下部结构101包括参照图7a及图7b论述的衬底100及外围电路区段30时，垂直图案vp中的每一者穿透电极结构es且接触下部结构101的半导体层。当下部结构101包括参照图8a及图8b论述的衬底100及外围电路区段30时，垂直图案vp中的每一者穿透电极结构es且接触衬底100。当在平面图中观察时，垂直图案vp沿第二方向d2以之字形方式排列。

垂直图案vp中的每一者包括从下部结构101向上突出的沟道结构ch。沟道结构ch可包括多个沟道结构。举例来说，沟道结构ch包括下半导体图案lsp及上半导体图案usp，下半导体图案lsp穿透电极结构es的下部部分且连接到下部结构101(例如，下部结构101的半导体层或衬底100)，上半导体图案usp穿透电极结构es的上部部分且连接到下半导体图案lsp。上半导体图案usp具有与下半导体图案lsp接触的闭合底端(closedbottomend)。上半导体图案usp可具有空心管形状或通心粉形状。上半导体图案usp可为掺杂有杂质的半导体或未掺杂有杂质的本征半导体。下半导体图案lsp可包含导电性与下部结构101的半导体层(或衬底100)的导电性相同的半导体材料。下半导体图案lsp可具有从下部结构101突出的柱形状。最下栅极电极150l与下半导体图案lsp相邻，且其他栅极电极150及150u与上半导体图案usp相邻。

垂直图案vp中的每一者包括对上半导体图案usp内部进行填充的掩埋绝缘图案170以及位于上半导体图案usp与电极结构es之间的垂直绝缘体160。掩埋绝缘图案170可包含例如氧化硅。垂直绝缘体160可具有通心粉形状或顶端及底端敞开的管形状。垂直绝缘体160具有与下半导体图案lsp接触的底表面。

垂直绝缘体160可包括由闪存器件构成的存储器元件。尽管图中未示出，然而垂直绝缘体160可包括闪存器件的电荷存储层。垂直绝缘体160可包括依序堆叠的电荷存储层与隧道绝缘层。隧道绝缘层可直接接触上半导体图案usp，且电荷存储层可夹置在隧道绝缘层与栅极电极150及150u之间。在一些实施例中，垂直绝缘体160还可包括位于电荷存储层与栅极电极150及150u之间的阻挡绝缘层。电荷存储层可包含至少一个氮化硅层及至少一个氮氧化硅层。隧道绝缘层可包含带隙比电荷存储层的带隙大的材料。举例来说，隧道绝缘层可包含氧化硅层。阻挡绝缘层可包含带隙比电荷存储层的带隙大的材料。举例来说，阻挡绝缘层可包含氧化硅层、氮化硅层或氮氧化硅层。

在下半导体图案lsp与最下栅极电极150l之间设置有栅极介电图案158。栅极介电图案158可包含例如氧化硅层。

多个水平绝缘体155位于栅极电极150l、150及150u中的每一者的顶表面及底表面上。水平绝缘体155中的每一者在垂直绝缘体160与栅极电极150及150u中的每一者之间或者在栅极介电图案158与最下栅极电极150l之间延伸。水平绝缘体155可包括由多个薄层构成的单个薄层。在一些实施例中，水平绝缘体155可各自包括电荷捕获型闪存晶体管的阻挡绝缘层。

多个导电垫180对应地设置在垂直图案vp上。导电垫180中的每一者可连接到沟道结构ch。导电垫180可包含掺杂有杂质的半导体材料或包含导电材料。

电极结构es设置在多个共源极区184中的两个相邻的共源极区之间。共源极区184在下部结构101(例如，下部结构101的半导体层或衬底100)中位于电极结构es的相对两侧上，且在第二方向d2上延伸。多个侧绝缘间隔件sp对应地设置在电极结构es的相对的两个侧表面上。侧绝缘间隔件sp可包含例如氮化硅。多个共源极塞csp对应地设置在电极结构es的相对两侧上且对应地耦合到共源极区184。共源极塞csp在第二方向d2上延伸且跨越电极结构es在第一方向d1上彼此间隔开。侧绝缘间隔件sp中的每一者夹置在电极结构es与共源极塞csp中的一者之间。共源极塞csp可包含导电材料。

上顶盖绝缘层124设置在电极结构es上并覆盖电极结构es的顶表面及导电垫180的顶表面。上顶盖绝缘层124具有与共源极塞csp的顶表面实质上共面的顶表面。第一层间介电层126设置在上顶盖绝缘层124上并覆盖共源极塞csp的顶表面。上顶盖绝缘层124可包含绝缘材料(例如，氧化硅)。第一层间介电层126可包含绝缘材料(例如，氧化硅)。

多个下接触件190对应地设置在导电垫180上。下接触件190中的每一者穿透第一层间介电层126及上顶盖绝缘层124以连接到导电垫180中的对应一个导电垫180。下接触件190可包含导电材料。

多条辅助导电线192设置在第一层间介电层126上。辅助导电线192可沿第一方向d1及第二方向d2排列在第一层间介电层126上。辅助导电线192可各自具有在第一方向d1上具有纵向轴线的条形状。辅助导电线192包括多条第一辅助导电线192a及多条第二辅助导电线192b。在电极结构es上，第一辅助导电线192a中的每一者跨越共源极塞csp(或共源极区184)中的对应一者，且第二辅助导电线192b中的每一者跨越分隔绝缘图案182。

辅助导电线192可通过下接触件190连接到垂直图案vp。第一辅助导电线192a中的每一者可将电极结构es的垂直图案vp中的对应一个垂直图案vp电连接到相邻电极结构的垂直图案中的对应一个垂直图案。尽管图中未示出，然而相邻电极结构可跨越共源极塞csp中的一者而与电极结构es间隔开。第二辅助导电线192b中的每一者可将垂直图案vp中的两个垂直图案电连接到彼此。所述两个垂直图案跨越分隔绝缘图案182而彼此间隔开，并分别穿透最上栅极电极150u中的两个最上栅极电极。辅助导电线192可包含导电材料。第一层间介电层126上设置有第二层间介电层128，第二层间介电层128覆盖辅助导电线192。第二层间介电层128可包含绝缘材料(例如，氧化硅)。

多条位线200设置在第二层间介电层128上。位线200在第一方向d1上延伸且可在第二方向d2上彼此间隔开。位线200可通过上接触件196连接到辅助导电线192。举例来说，上接触件196对应地设置在辅助导电线192上。上接触件196中的每一者穿透第二层间介电层128的至少一部分以连接到辅助导电线192中的对应一条辅助导电线192。上接触件196中的每一者连接到位线200中的对应一条位线200。上接触件196可包含导电材料。位线200可包含导电材料。第二层间介电层128上设置有第三层间介电层132，第三层间介电层132覆盖位线200。第三层间介电层132可具有与位线200的顶表面实质上共面的顶表面。第三层间介电层132可包含绝缘材料(例如，氧化硅)。

第二存储器区段20可包括可变电阻存储单元结构。举例来说，第二存储器区段20包括设置在第三层间介电层132上的多个可变电阻存储单元vmc。可变电阻存储单元vmc沿第一方向d1及第二方向d2以二维方式排列在电极结构es上，但本发明概念并非仅限于此。当在平面图中观察时，可变电阻存储单元vmc可采用各种构型排列在电极结构es上。可变电阻存储单元vmc中的每一者可连接到位线200中的对应一条位线200。第二存储器区段20可与第一存储器区段10共享位线200。第二存储器区段20可包括设置在第三层间介电层132上并覆盖可变电阻存储单元vmc的第四层间介电层134。第四层间介电层134可具有与可变电阻存储单元vmc的顶表面实质上共面的顶表面。第四层间介电层134可包含绝缘材料(例如，氧化硅)。可变电阻存储单元vmc将在以下参照图13、图14a及图14b进一步详细地论述。

第二存储器区段20可包括设置在第四层间介电层134上的多条导电线250。导电线250在第二方向d2上延伸且在第一方向d1上彼此间隔开。导电线250跨越位线200。可变电阻存储单元vmc在平面图中对应地设置在位线200与导电线250之间的交叉部位处。排列在第二方向d2上的可变电阻存储单元vmc对应地连接到位线200，且共同连接到导电线250中的对应一条导电线250。导电线250可包含导电材料。尽管图中未示出，然而第二存储器区段20还可包括位于导电线250上且跨越导电线250伸展的其他导电线、以及在平面图中可对应地设置在导电线250与所述其他导电线之间的交叉部位处的其他可变存储单元。在这种情形中，第二存储器区段20可具有交叉点单元阵列结构，在交叉点单元阵列结构中可变电阻存储单元vmc及其他可变电阻存储单元沿第一方向d1到第三方向d3以三维方式排列。

图11示出根据本发明概念示例性实施例的半导体器件的平面图。图12示出沿图11所示线iii-iii'及线iv-iv'截取的剖视图。为使说明简洁起见，可省略与参照图9及图10论述的半导体器件的技术特征相同的技术特征。

参照图11及图12，第一存储器区段10的电极结构es在第二方向d2上延伸，且在其端部部分处具有阶梯式结构。举例来说，栅极电极150l、150、及150u中的每一者在第二方向d2上延伸，且具有不被栅极电极150l、150、及150u中罩覆在其上面的一者覆盖的被暴露端部部分。

下顶盖绝缘层122设置在下部结构101上。下顶盖绝缘层122覆盖电极结构es的阶梯状端部部分。下顶盖绝缘层122具有与电极结构es的顶表面实质上共面的顶表面。举例来说，下顶盖绝缘层122的顶表面与电极结构es中的多个绝缘层140中的最上绝缘层的顶表面实质上共面。上顶盖绝缘层124以及第一层间介电层到第四层间介电层126、128、132及134沿下顶盖绝缘层122的顶表面延伸。下顶盖绝缘层122可包含绝缘材料(例如，氧化硅)。

第一存储器区段10包括多个下垫接触件pc及多条下垫线pcl。下垫接触件pc对应地设置在栅极电极150l、150及150u的端部部分上。下垫接触件pc可电连接到栅极电极150l、150及150u。下垫接触件pc中的每一者穿透第一层间介电层126、上顶盖绝缘层124及下顶盖绝缘层122的至少一部分，且接触栅极电极150l、150及150u的端部部分中的对应一个端部部分。下垫接触件pc的顶表面及下接触件190的顶表面与第一层间介电层126的顶表面实质上共面。下垫接触件pc可包含导电材料。

下垫线pcl设置在第一层间介电层126上。下垫线pcl对应地连接到下垫接触件pc。下垫线pcl可通过下垫接触件pc连接到栅极电极150l、150及150u。下垫线pcl在第一方向d1上延伸，且在第二方向d2上彼此间隔开。下垫线pcl及辅助导电线192相对于下部结构101的底表面位于实质上相同的高度处。下垫线pcl可包含与辅助导电线192的材料相同的材料。第二层间介电层128覆盖下垫线pcl及辅助导电线192。

第一存储器区段10包括设置在第二层间介电层128上的多条上垫线210、以及对应地连接到上垫线210的多个上垫接触件197。上垫线210在第二方向d2上延伸且在第一方向d1上彼此间隔开。上垫线210可分别连接到最上栅极电极150u中的两个最上栅极电极。上垫线210中的每一者可通过上垫接触件197中的对应一个上垫接触件197连接到最上栅极电极150u的两个最上栅极电极中的对应一个最上栅极电极。上垫接触件197穿透第二层间介电层128的至少一部分以连接到下垫线pcl中的对应一条下垫线pcl。上垫接触件197中的每一者连接到上垫线210中的对应一条上垫线210。上垫接触件197可相对于下部结构101的底表面位于与参照图9及图10论述的上接触件196的高度实质上相同的高度处。举例来说，上垫接触件197中的每一者可具有与第二层间介电层128的顶表面实质上共面的顶表面，且上接触件196中的每一者可具有与第二层间介电层128的顶表面实质上共面的顶表面。上垫接触件197可包含与上接触件196的材料相同的材料。上垫线210及位线200相对于下部结构101的底表面设置在实质上相同的水平高度处，且可包含彼此相同的材料。位线200及上垫线210穿透第三层间介电层132。第三层间介电层132的顶表面与位线200的顶表面及上垫线210的顶表面实质上共面。第四层间介电层134覆盖位线200的顶表面及上垫线210的顶表面。

尽管图中未示出，然而栅极电极150l、150及150u可通过下垫接触件pc、下垫线pcl、上垫接触件197及上垫线210连接到参照图7a、图7b、图8a及图8b论述的外围电路区段30的行解码器。位线200可连接到外围电路区段30的页缓冲器。

掩埋接触件bc设置在下部结构101上。掩埋接触件bc设置在第一存储器区段10的电极结构es的一侧上，并穿透下顶盖绝缘层122、上顶盖绝缘层124及第一层间介电层126。掩埋接触件bc可连接到参照图7a、图7b、图8a及图8b论述的外围电路区段30。掩埋接触件bc可为彼此连接的多个导电接触件中的单个导电接触件。掩埋接触件bc的顶表面相对于下部结构101的底表面处于与下垫接触件pc的顶表面的高度及下接触件190的顶表面的高度实质上相同的高度处。第一层间介电层126的顶表面可与掩埋接触件bc的顶表面、下垫接触件pc的顶表面及下接触件190的顶表面实质上共面。掩埋接触件bc可包含导电材料。

第一层间介电层126上设置有连接到掩埋接触件bc的第一外围电线cl1。第一外围电线cl1相对于下部结构101的底表面位于与下垫线pcl的高度及辅助导电线192的高度实质上相同的高度处。第一外围电线cl1可包含与下垫线pcl的材料及辅助导电线192的材料相同的材料。第二层间介电层128覆盖第一外围电线cl1。第一外围导电接触件ct1穿透第二层间介电层128的至少一部分以连接到第一外围电线cl1。第一外围导电接触件ct1相对于下部结构101的底表面位于与上垫接触件197的高度及上接触件196的高度实质上相同的高度处。第一外围导电接触件ct1可包含与上垫接触件197的材料及上接触件196的材料相同的材料(还参见图10)。

第二层间介电层128上设置有连接到第一外围导电接触件ct1的第二外围电线cl2。第二外围电线cl2相对于下部结构101的底表面位于与位线200的高度及上垫线210的高度实质上相同的高度处。第二外围电线cl2可包含与位线200的材料及上垫线210的材料相同的材料。第二外围电线cl2穿透第三层间介电层132以连接到第一外围导电接触件ct1。举例来说，第三层间介电层132环绕第二外围电线cl2。第二外围电线cl2具有与位线200的顶表面、上垫线210的顶表面及第三层间介电层132的顶表面实质上共面的顶表面。第四层间介电层134覆盖第二外围电线cl2的顶表面。

第二外围导电接触件ct2穿透第四层间介电层134以连接到第二外围电线cl2。第二外围导电接触件ct2相对于下部结构101的底表面位于与第二存储器区段20的可变电阻存储单元vmc的高度实质上相同的高度处。第四层间介电层134上设置有连接到第二外围导电接触件ct2的第三外围电线cl3。第三外围电线cl3相对于下部结构101的底表面位于与第二存储器区段20的导电线250的高度实质上相同的高度处。第三外围电线cl3与第二外围导电接触件ct2可包含彼此相同的材料(例如，铜)。第三外围电线cl3与第二外围导电接触件ct2彼此接触而之间不存在中间层。

在下文中参照图13、图14a及图14b详细论述可变电阻存储单元vmc。图13示出根据本发明概念示例性实施例的可变电阻存储单元的剖视图。图14a及图14b示出各自示出根据本发明概念示例性实施例的可变电阻元件的实例的剖视图。

如参照图9及图10论述，可变电阻存储单元vmc中的每一者设置在位线200中的一者与导电线250中的一者之间且连接到位线200中的所述一者与导电线250中的所述一者。

参照图13，可变电阻存储单元vmc中的每一者包括可变电阻元件vr及选择元件se。可变电阻元件vr与选择元件se在位线200中的一者与导电线250中的一者之间彼此串联连接。可变电阻存储单元vmc中的每一者包括与位线200中的所述一者相邻的底部电极be以及与导电线250中的所述一者相邻的顶部电极te。可变电阻存储单元vmc中的每一者还包括位于位线200中的所述一者与底部电极be之间的底部电极接触件bec。选择元件se跨越可变电阻元件vr与顶部电极te间隔开。可变电阻元件vr跨越选择元件se与底部电极be间隔开。在其他实施例中，与图13所示不同，选择元件se可跨越可变电阻元件vr与底部电极be间隔开，且可变电阻元件vr可跨越选择元件se与顶部电极te间隔开。顶部电极te、底部电极be及底部电极接触件bec可包含金属或导电金属氮化物。

举例来说，选择元件se可包括表现出整流性质的二极管(例如，硅二极管或氧化物二极管)。在这种情形中，选择元件se可包括硅二极管或氧化物二极管，在硅二极管中，p型si与n型si结合在一起，在氧化物二极管中，p型niox与n型tiox或p型cuox与n型tiox结合在一起。在其他实施例中，选择元件se可包含氧化物材料(例如，znox、mgox或alox)，所述氧化物材料在特定电压或低于特定电压时具有高电阻以防止电流流动且在所述特定电压或高于所述特定电压时具有低电阻以允许电流流动。在某些实施例中，选择元件se可为表现出双向特性的双向阈值开关(ots)器件。在这种情形中，选择元件se可包含呈实质非晶状态的硫属化物材料。在本说明中，实质非晶状态不需要排除局部晶体晶粒边界(locallycrystallinegrainboundary)或局部晶体部分(locallycrystallineportion)的存在。硫属化物材料可包含具有以下元素的化合物：作为硫属元素的te及se中的一种或多种以及ge、sb、bi、al、pb、sn、ag、as、s、si、in、ti、ga、及p中的一种或多种。举例来说，硫属化物材料可包括aste、asse、gete、snte、gese、snte、snse、znte、astese、astege、assege、astegese、assegesi、astegesi、asteges、astegesiin、astegesip、astegesisbs、astegesisbp、astegesesb、astegesesi、setegesi、gesbtese、gebitese、geassbse、geasbite、或geasbise。

参照图14a及图14b，可变电阻元件vr包括第一磁性结构ms1、第二磁性结构ms2及位于第一磁性结构ms1与第二磁性结构ms2之间的隧道势垒图案tbr。第一磁性结构ms1可包括磁化方向ma被固定在一个方向上的参考层，且第二磁性结构ms2可包括自由层，自由层的磁化方向mb可切换成与参考层的磁化方向ma平行或反平行。与图14a及图14b所示不同，第一磁性结构ms1可包括自由层，且第二磁性结构ms2可包括参考层。

参照图14a，可变电阻元件vr是具有水平(或纵向)磁化的磁性隧道结图案。在这种情形中，参考层及自由层的磁化方向ma及mb实质上平行于隧道势垒图案tbr与第一磁性结构ms1之间的界面。举例来说，参考层及自由层可各自包含铁磁材料。参考层还可包含对铁磁材料的磁化方向进行固定的反铁磁材料。

参照图14b，可变电阻元件vr是具有垂直磁化的磁性隧道结图案。在这种情形中，参考层的磁化方向ma及自由层的磁化方向mb可实质上垂直于隧道势垒图案tbr与第一磁性结构ms1之间的界面。举例来说，参考层及自由层可各自包含以下中的一种或多种：垂直磁性材料(例如，cofetb、cofegd、cofedy)、具有l10结构的垂直磁性材料、为密排六方(hexagonalclosepacked，hcp)晶格结构的copt、及垂直磁性结构。具有l10结构的垂直磁性材料可包括以下中的一种或多种：为l10结构的fept、为l10结构的fepd、为l10结构的copd及为l10结构的copt。垂直磁化结构可包括交替地及重复地堆叠的磁性层与非磁性层。举例来说，垂直磁化结构可包含(co/pt)n、(cofe/pt)n、(cofe/pd)n、(co/pd)n、(co/ni)n、(coni/pt)n、(cocr/pt)n或(cocr/pd)n(其中n是堆叠数目)。在本文中，参考层可具有比自由层的厚度大的厚度或者具有比自由层的矫顽力(coerciveforce)大的矫顽力。

图15示出根据本发明概念示例性实施例的半导体器件的单元阵列的剖视图。相同的参考编号用于指代与参考图9及图10论述的半导体器件的单元阵列的组件相同的组件，且为使说明简洁起见，将主要阐述其不同之处。

参照图15，第一存储器区段10包括设置在下部结构101上的三维与非闪存单元结构。举例来说，位线200设置在下部结构101上，且电极结构es设置在下部结构101与位线200之间。共源极线csl设置在电极结构es的高度与位线200的高度之间的高度处。垂直图案vp穿透电极结构es且将位线200电连接到共源极线csl。

电极结构es包括依序堆叠在下部结构101上的多个上单元栅极电极150a及依序堆叠在下部结构101上的多个下单元栅极电极150b。电极结构es还包括设置在上单元栅极电极150a及下单元栅极电极150b上的多个选择栅极电极。选择栅极电极可包括串选择栅极电极150s及地选择栅极电极150g，串选择栅极电极150s位于位线200与上单元栅极电极150a之间，地选择栅极电极150g位于共源极线csl与下单元栅极电极150b之间。串选择栅极电极150s与地选择栅极电极150g水平间隔开。上单元栅极电极150a位于下部结构101与串选择栅极电极150s之间。下单元栅极电极150b位于下部结构101与地选择栅极电极150g之间。上单元栅极电极150a可与下单元栅极电极150b水平间隔开。

垂直图案vp包括第一垂直半导体图案vsp1、第二垂直半导体图案vsp2及水平半导体图案hsp。第一垂直半导体图案vsp1穿透电极结构es的串选择栅极电极150s及上单元栅极电极150a。第二垂直半导体图案vsp2穿透电极结构es的地选择栅极电极150g及下单元栅极电极150b。水平半导体图案hsp位于电极结构es下方且将第一垂直半导体图案vsp1连接到第二垂直半导体图案vsp2。第二垂直半导体图案vsp2连接到共源极线csl，且第一垂直半导体图案vsp1连接到位线200。水平半导体图案hsp设置在下部结构101与电极结构es之间，将第一垂直半导体图案vsp1与第二垂直半导体图案vsp2连接到彼此。第二垂直半导体图案vsp2穿透下单元栅极电极150b及地选择栅极电极150g以连接到共源极线csl，且第一垂直半导体图案vsp1穿透上单元栅极电极150a及串选择栅极电极150s以连接到位线200。水平半导体图案hsp从上单元栅极电极150a下方延伸到下单元栅极电极150b下方，从而将第一垂直半导体图案vsp1连接到第二垂直半导体图案vsp2。

垂直绝缘体160夹置在电极结构es与垂直图案vp之间。垂直绝缘体160在垂直图案vp与下部结构101之间延伸。垂直绝缘体160可包括依序覆盖垂直图案vp的外表面的隧道绝缘层、电荷存储层及阻挡绝缘层。

导电垫180可对应地设置在第一垂直半导体图案vsp1及第二垂直半导体图案vsp2上。导电垫180可连接到垂直图案vp。尽管图中未示出，然而下部结构101中可设置有参照图4论述的后栅极晶体管bgt，后栅极晶体管bgt选择性地控制流过垂直图案vp的水平半导体图案hsp的电流。

下部结构101上设置有第一层间介电层126，第一层间介电层126覆盖电极结构es。第二层间介电层128设置在第一层间介电层126上。共源极线csl设置在第二层间介电层128中且连接到与第二垂直半导体图案vsp2连接的导电垫180中的一者。共源极线csl可通过导电垫180中的所述一者连接到第二垂直半导体图案vsp2。

位线200设置在第二层间介电层128上。位线200通过上接触件196连接到与第一垂直半导体图案vsp1连接的导电垫180。上接触件196穿透第二层间介电层128以连接到位线200。位线200通过上接触件196及导电垫180连接到第一垂直半导体图案vsp1。第二层间介电层128上设置有环绕位线200的第三层间介电层132。举例来说，位线200穿透第三层间介电层132。

第二存储器区段20包括可变电阻存储单元结构。举例来说，第二存储器区段20包括设置在第三层间介电层132上的可变电阻存储单元vmc。可变电阻存储单元vmc连接到位线200。第二存储器区段20与第一存储器区段10共享位线200。第二存储器区段20包括第四层间介电层134，第四层间介电层134设置在第三层间介电层132上且环绕可变电阻存储单元vmc。举例来说，可变电阻存储单元vmc穿透第三层间介电层132。第二存储器区段20包括设置在第四层间介电层134上的导电线250。可变电阻存储单元vmc夹置在位线200与导电线250之间，且连接到位线200及导电线250。可变电阻存储单元vmc可包括与参照图13、图14a及图14b论述的结构实质上相同的结构。

根据本发明概念，单个结构上可包括第一存储器区段及第二存储器区段，第一存储器区段与第二存储器区段垂直堆叠且具有彼此不同的操作特性。第一存储器区段与第二存储器区段可共享位线。举例来说，第一存储器区段可包括对应地连接到位线的第一存储单元，且第二存储器区段可包括对应地连接到位线的第二存储单元。因此，可易于提供具有高集成度且垂直轮廓减小的半导体器件。

尽管已参照本发明概念示例性实施例示出并阐述了本发明概念，然而对所属领域中的一般技术人员而言将显而易见的是，在不背离由以上权利要求书界定的本发明概念的精神及范围的条件下，在本文中可作出形式及细节上的各种改变。