本发明主要涉及半导体制造方法，尤其涉及形成导电互连结构的方法、导电互连结构以及三维存储器。
背景技术：
半导体器件，例如三维存储器，其制造必须历经一系列工艺流程，该流程包括诸如刻蚀和光刻等各种不同的半导体器件工艺步骤。在传统的工艺流程上会区分为两类主要的次工艺流程，分别为前段制程(Front End of Line，简称FEOL)和后段制程(Back End of Line，简称BEOL)。后段制程可包括金属层的形成，以及在晶圆上不同层的金属层间金属连线、接触孔的形成等。其中，导电互连结构是为了实现半导体芯片器件之间的电连接的重要结构，目前已发展出各种导电互连结构以及形成工艺，例如铜互连结构。
随着半导体光刻工艺特征尺寸的不断缩小，现有的曝光设备已经很难通过减小上的图形尺寸，来进一步缩小图形的最小线宽和间距。为进一步缩小导电互连结构中导线的最小线宽和间距，发展了自对准型双重曝光(Self-Aligned Double Patterning，SADP)技术。
然而，随着半导体器件特征尺寸(Critical Dimension,CD)越来越小，相邻的金属层之间的距离变得越来越小，导致相邻金属层间产生的电容越来越大，该电容也成为寄生电容，该电容不仅影响半导体器件的运行速度，也对半导体器件的可靠性有严重影响。
技术实现要素：
本发明提供一种形成导电互连结构的方法、导电互连结构和三维存储器，可以降低互连导线之间的电容。
本发明的一个方面提出一种导电互连结构包括第一互连层和第二互连层。所述第一互连层包括多个第一导电柱。所述第二互连层位于所述第一互连层上，所述第二互连层包括间隔层和多个第二导电柱，所述间隔层与所述第一互连层在垂直方向上相互间隔以形成空隙，所述多个第二导电柱间隔地设置于所述空隙中，各第二导电柱与各第一导电柱对准且相互连接。
在本发明的一实施例中，导电互连结构还包括阻挡层，位于所述第一互连层的表面，且与所述间隔层在垂直方向上相互间隔，所述阻挡层的上表面高度不低于所述第一导电柱的顶面。
在本发明的一实施例中，所述多个第二导电柱中的每个第二导电柱侧面具有包覆层。
在本发明的一实施例中，所述包覆层与所述间隔层的材料相同。
在本发明的一实施例中，所述多个第二导电柱中的每个第二导电柱具有表面层和位于所述表面层内的中心层。
在本发明的一实施例中，所述表面层的材料是铊或氮化铊，所述中心层的材料是铜。
在本发明的一实施例中，所述多个第二导电柱中的每个第二导电柱的宽度在垂直方向上是均匀的。
在本发明的一实施例中，所述多个第一导电柱和所述多个第二导电柱的材料是金属。
在本发明的一实施例中，所述间隔层为绝缘层。
在本发明的一实施例中，所述阻挡层为绝缘层。
本发明还提出一种三维存储器，包括如上所述的导电互连结构。
在本发明的一实施例中，所述多个第一导电柱和所述多个第二导电柱组成所述三维存储器的位线。
本发明还提出一种形成导电互连结构的方法，包括以下步骤：在介质层中形成多个第一导电柱；在所述介质层上形成具有多个沟槽的牺牲层，所述多个沟槽与所述多个第一导电柱对准；在所述多个沟槽中形成多个第二导电柱，各所述第二导电柱与各第一导电柱对准且相互连接；去除所述牺牲层，而使所述多个第二导电柱之间形成空隙；以及在所述多个第二导电柱以及所述空隙之上覆盖间隔层。
在本发明的一实施例中，在介质层中形成多个第一导电柱之前还包括，在所述介质层上形成阻挡层，其中所述第一导电柱的顶面不高于所述阻挡层的上表面。
在本发明的一实施例中，上述方法还包括在所述多个第二导电柱中的每个第二导电柱侧面形成包覆层。
在本发明的一实施例中，在所述多个第二导电柱以及所述空隙之上覆盖间隔层的方法包括：使用低共形性方法在所述多个第二导电柱之上沉积所述间隔层，且一并在每个第二导电柱侧面形成包覆层。
在本发明的一实施例中，在所述多个沟槽中形成多个第二导电柱的步骤包括：在所述多个沟槽中形成表面层；在所述表面层内形成中心层。
在本发明的一实施例中，所述表面层的材料是铊或氮化铊，所述中心层的材料是铜。
在本发明的一实施例中，在所述牺牲层中形成多个沟槽的方法包括自对准型双重曝光方法。
在本发明的一实施例中，在所述牺牲层中形成多个沟槽的方法包括：在所述牺牲层上形成硬掩模层；在所述硬掩模层上形成若干间隔的芯轴图案；在所述若干间隔的芯轴图案的侧壁上形成间隙层；去除所述芯轴图案，并利用所述多个间隙层在所述牺牲层上刻蚀出所述多个沟槽；以及去除所述间隙层和所述硬掩模层。
在本发明的导电互连结构中，由于各第二导电柱之间形成了空隙，而空气具有相对较低的介电常数，因此在同等距离下，本发明的导电互连结构可以降低各第二导电柱之间的电容。并且在空隙的阻隔下，本发明的导电互连结构可以降低导电柱之间漏电的风险。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是根据本发明一实施例的导电互连结构的剖面示意图。
图2是根据本发明另一实施例的导电互连结构的剖面示意图。
图3是本发明一实施例的形成导电互连结构的方法流程图。
图4A-4F是本发明一实施例的形成导电互连结构的方法的示例性过程中的剖面示意图。
图5是本发明另一实施例的形成导电互连结构的方法流程图。
图6A-6G是本发明另一实施例的形成导电互连结构的方法的示例性过程中的剖面示意图。
图7A-7E是本发明一实施例的形成沟槽的方法的示例性过程中的剖面示意图。
图8是作为比较的一种导电互连结构的剖面示意图。
图9是作为比较的另一种导电互连结构的剖面示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
本发明的实施例描述形成导电互连结构的方法以及导电互连结构，可以降低降低互连导线之间的电容。
图1是根据本发明一实施例的导电互连结构的剖面示意图。参考图1所示，本实施例的导电互连结构100可包括第一互连层110和第二互连层120。第一互连层110包括介质层111和多个第一导电柱112。多个第一导电柱112设置于第一互连层，更进一步而言，设置于介质层111中。第一导电柱112可以与第一互连层的延伸面(在图中为水平方向延伸)垂直。在本发明的实施例中，介质层111的材料可以是氧化硅、氮化硅、碳化硅、氮氧化硅、氧化铝等。第一导电柱112的材料可以是金属，示例性的金属例如是钨(W)。可以理解的是，第一导电柱112还可以选择其他可导电的材料，例如金属氧化物或者半导体。
第二互连层120位于第一互连层110上。第二互连层包括多个第二导电柱121和间隔层122。间隔层122与第一互连层111在垂直方向上相互间隔以形成空隙S。多个第二导电柱121间隔地设置于空隙S中。第二导电柱121可以与第二互连层120，更具体而言为间隔层122的延伸面(在图中为水平方向)垂直。各第二导电柱121与各第一导电柱112对准且相互连接，从而形成了用于互连的导线。在本发明的实施例中，间隔层111为绝缘层，其材料可以是氧化硅、氮化硅、碳化硅、氮氧化硅、氧化铝等。第二导电柱121的材料可以是金属，示例性的金属例如是铜(Cu)。间隔层111可以起到阻挡第二导电柱121的材料扩散的作用。可以理解的是，第二导电柱121还可以选择其他可导电的材料，例如金属氧化物或者半导体。第二导电柱121可以是单一结构，也可以是复合结构。例如参考图1所示，第二导电柱121可以是由中心层121a单独构成，也可以是由中心层121a和覆盖中心层121a的表面层121b组合构成。中心层121a的材料可以是金属，示例性的金属例如是铜(Cu)；表面层121b的材料可以是金属或金属化合物，示例性的金属例如是铊(Ta)，示例性的金属化合物是氮化铊(TaN)。表面层121a可以降低中心层121a中的导电材料扩散的风险。
在本实施例中，由于各第二导电柱121之间形成了空隙，而空气具有相对较低的介电常数，因此在同等距离下，本实施例的导电互连结构可以降低各第二导电柱121之间的电容。并且在空隙的阻隔下，本实施例的导电互连结构可以降低导电柱之间漏电的风险。作为比较，在图8所示的一种导电互连结构800中，相邻的第二导电柱812之间是以氧化物813作为间隔。当相邻的第二导电柱812之间距离很短时，第二导电柱812之间的电容很高。
继续参考图1所示，在一个实施例中，多个第二导电柱121中的每个第二导电柱侧面具有包覆层123。包覆层123可以将第二导电柱的大部分直至全部侧面包覆，从而降低了多个第二导电柱121中的导电材料扩散的风险。包覆层123的材料可以是绝缘材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、氧化铝等。在此，包覆层123与间隔层122的材料可以是相同的，这有利于二者通过同一个工序，例如低共形性沉积来形成。当然，可以理解，包覆层123与间隔层122的材料也可以是不相同的，此时二者可以通过不同的工序来形成。另外，当存在包覆层123时，第二导电柱121选择单一结构对于降低结构复杂度是有利的。
继续参考图1所示，多个第二导电柱121中的每个第二导电柱的宽度(图中左右方向的尺寸)在垂直方向上可以是均匀的。
图2是根据本发明另一实施例的导电互连结构的剖面示意图。参考图1所示，本实施例的导电互连结构100a可包括第一互连层110、第二互连层120和阻挡层130。第一互连层110的细节可参考图1所示实施例，在此不再展开。第一互连层110上可形成阻挡层130。第一互连层110中的第一导电柱112向上穿入阻挡层130。典型地，阻挡层130的上表面高度不低于第一导电柱112的顶面。
第二互连层120位于阻挡层130上。第二互连层120包括多个第二导电柱121和间隔层122。间隔层122与阻挡层130在垂直方向上相互间隔以形成空隙S。多个第二导电柱121设置于空隙S中且与第二互连层120，更具体而言为间隔层122的延伸面(在图中为水平方向)垂直。各第二导电柱121与各第一导电柱112对准且相互连接，从而形成了用于互连的导线。各第二导电柱121与各第一导电柱112接触的界面可以在阻挡层130中，或者在阻挡层130表面。
在本实施例中，由于各第二导电柱121之间形成了空隙，而空气具有相对较低的介电常数，因此在同等距离下，本实施例的导电互连结构可以降低各第二导电柱121之间的电容。并且在空隙的阻隔下，本实施例的导电互连结构可以降低导电柱之间漏电的风险。作为比较，在图8所示的一种导电互连结构800中，相邻的第二导电柱812之间是以氧化物813作为间隔。当相邻的第二导电柱812之间距离很短时，第二导电柱812之间的电容很高。
另外，阻挡层130可以在刻蚀用于容纳第二导电柱121的沟槽时使得沟槽底面刚好落到第一导电柱112顶面上，而不会继续下穿。作为比较，在图8所示的一种导电互连结构800中，在刻蚀用于容纳第二导电柱812的沟槽时，当对准不佳时，第一介质层810的顶部被刻蚀掉一部分，导致第二导电柱812继续下穿。
继续参考图2所示，多个第二导电柱121中的每个第二导电柱的宽度(图中左右方向的尺寸)在垂直方向上可以是均匀的。作为比较，在图9所示的一种导电互连结构900中，在上层的第二互连层中额外形成了中间层914，用以控制刻蚀的用于容纳第二导电柱912的沟槽的轮廓，其代价是第二导电柱912下部的宽度比上部窄，从而宽度不均匀。这样，第二导电柱912下部的电阻会更大。
图1和图2所示的导电互连结构100和200可以应用于各种需要导电互连结构的半导体器件中。举例来说，导电互连结构100和200可以应用于三维存储器中。三维存储器可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。从垂直方向看，阵列区可具有衬底和堆叠结构，在核心区的堆叠层上形成有沟道孔阵列。沟道孔阵列的顶部具有漏极。在此场景中，导电互连结构100和200的多个第一导电柱和多个第二导电柱可以组成三维存储器的位线，将三维存储器中各晶体管的漏极引出。
下面描述图1、2所示的导电互连结构的示例性形成方法。可以理解的是，本发明实施例的导电互连结构可以使用下述的形成方法，也可以使用本发明未描述的其他形成方法。
图3是本发明一实施例的形成导电互连结构的方法流程图。图4A-4F是本发明一实施例的形成导电互连结构的方法的示例性过程中的剖面示意图。下面参考图3-4F所示描述本实施例的形成导电互连结构的方法。
在步骤302，在介质层中形成多个第一导电柱。这些第一导电柱与介质层的延伸面垂直。
在此步骤中，通过在介质层中形成多个第一导电柱，形成第一互连层。形成多个第一导电柱包括在介质层中形成接触孔，然后在接触孔中形成多个第一导电柱。
形成多个第一导电柱包括沉积第一导电柱的材料，然后进行例如化学机械研磨(Chemical Mechanical Polish,CMP)的平坦化步骤。
在本发明的实施例中，介质层的材料可以是氧化硅、氮化硅、碳化硅、氮氧化硅、氧化铝等。第一导电柱的材料可以是金属，示例性的金属例如是钨(W)。可以理解的是，第一导电柱还可以选择其他可导电的材料，例如金属氧化物或者半导体。
在图4A所示例的半导体结构400a的剖面图中，半导体结构400a可包括介质层411，在介质层411中形成多个第一导电柱412，从而形成第一互连层410。这些第一导电柱412与介质层411的延伸面(图中水平方向)垂直。在示例中，介质层411的材料可以是氧化硅。第一导电柱412的材料可以是钨(W)。
在步骤304，在介质层上形成具有多个沟槽的牺牲层。
从此步骤开始形成第二互连层。在此步骤中，形成具有多个沟槽(Trench)的牺牲层。沟槽用于容纳第二互连层的第二导电柱。
可以从已知的各种沉积工艺，例如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD中选中合适的工艺来形成牺牲层。在本发明的实施例中，牺牲层的材料可以是氧化硅、氮化硅、碳化硅、氮氧化硅、氧化铝等。牺牲层的材料可以与介质层相同，也可以不相同。
在图4B所示例的半导体结构400b的剖面图中，在介质层411之上形成了牺牲层421。在示例中，牺牲层421的材料可以是氧化硅。
可以通过对牺牲层进行刻蚀来形成沟槽，刻蚀的方法可包括干法刻蚀或者湿法刻蚀。为了在光掩模图形尺寸受限的情况下缩小沟槽的宽度，可以使用自对准型双重曝光(Self-Aligned Double Patterning，SADP)技术，这将在后文展开描述。
在图4C所示例的半导体结构400c的剖面图中，在牺牲层421中形成了沟槽T，此时牺牲层421成为牺牲图案421a。在此，沟槽T与第一导电柱412对准，且到达第一导电柱412的顶面。与第一导电柱412的水平宽度(图中左右方向)相比，沟槽T的水平宽度可以略宽。但是可以理解，沟槽T的水平宽度也可以比第一导电柱412略窄或者与之相同。沟槽T可为长槽，沿着垂直于图4C纸面的方向延伸。
在步骤306，在多个沟槽中形成多个第二导电柱。这些第二导电柱与牺牲层的延伸面垂直，且各第二导电柱与各第一导电柱对准且相互连接。
在此步骤中，形成多个第二导电柱的方法包括沉积第二导电柱的材料，然后进行例如化学机械研磨的平坦化步骤。
在图4D所示例的半导体结构400d的剖面图中，在沟槽T中形成了第二导电柱422。在此，第二导电柱422可以是复合结构。例如参考图4D所示，第二导电柱422可以是由中心层422a和覆盖中心层422a的表面层422b组合构成。中心层422a的材料可以是金属，示例性的金属例如是铜(Cu)；表面层422b的材料可以是金属或金属化合物，示例性的金属例如是铊(Ta)，示例性的金属化合物是氮化铊(TaN)。相应地，形成第二导电柱422时，可以先在多个沟槽T中形成表面层422b，然后在表面层422b内形成中心层422a。表面层422b可以降低中心层422b中的导电材料扩散的风险。
在图未示的其他实施例中，第二导电柱422可以是由中心层422a单独构成。此时，形成第二导电柱422的方法包括在多个沟槽T形成中心层422a。
第二导电柱422与第一导电柱412上下对准，且二者相互连接。更具体而言，第二导电柱422与第一导电柱412在两个互连层的界面上接触。
在步骤308，去除牺牲层，而使多个第二导电柱之间形成空隙。
在此步骤中，去除不需要的牺牲层，这样，各个第二导电柱之间由空隙相互隔离。
去除牺牲层的方法可包括湿法刻蚀或者干法刻蚀。
在图4E所示例的半导体结构400e的剖面图中，去除了牺牲层421，从而在多个第二导电柱412之间形成空隙S。此时，空隙S是开放的。
在步骤310，在多个第二导电柱以及空隙之上覆盖间隔层。
在此步骤中，在多个第二导电柱和空隙之上覆盖间隔层，从而将空隙封闭。这样，空隙成为第二导电柱之间的介电层。
覆盖间隔层的方法可包括低共形性沉积，例如PECVD或者PVD。这样，间隔层的材料将主要覆盖在第二导电柱之上，而不是第二导电柱之间的空隙中。间隔层可以起到阻挡第二导电柱的材料扩散的作用。有利的是，仍然会有一些材料进入第二导电柱之间的空隙，从而一并在每个第二导电柱侧面形成包覆层。包覆层可以将第二导电柱的大部分直至全部侧面包覆，从而降低了多个第二导电柱中的导电材料扩散的风险。包覆层的材料可以是绝缘材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、氧化铝等。当然，也可以通过高共形性沉积，例如ALD，特别在每个第二导电柱侧面形成包覆层。
在图4F所示例的半导体结构400f的剖面图中，在多个第二导电柱422和空隙S之上覆盖间隔层423，从而将空隙S封闭。另外，可一并在每个第二导电柱422侧面形成包覆层424。在此示例中，间隔层423的材料是氮化硅，包覆层424的材料也是氮化硅。形成间隔层423和包覆层424的方法是PECVD。至此，导电互连结构制作完成。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
图5是本发明另一实施例的形成导电互连结构的方法流程图。图6A-6G是本发明另一实施例的形成导电互连结构的方法的示例性过程中的剖面示意图。下面参考图5-6G所示描述本实施例的形成导电互连结构的方法。
在步骤500，在介质层上形成阻挡层。
在此，通过在介质层上形成阻挡层，而在后续的第二互连层上的沟槽刻蚀中保护介质层和阻挡层中的第一导电柱。
可以从已知的各种沉积工艺，例如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD中选中合适的工艺来形成阻挡层。在本发明的实施例中，阻挡层层的材料可以是氧化硅、氮化硅、碳化硅、氮氧化硅、氧化铝等。阻挡层的材料与第二互连层中用于形成沟槽的牺牲层不相同。
在图6A所示例的半导体结构600a的剖面图中，在介质层611上形成阻挡层630。在示例中，介质层611的材料可以是氧化硅。形成阻挡层630的方法包括例如是PECVD。阻挡层630的材料例如是氮化硅。
在步骤502，在介质层中形成多个第一导电柱。这些第一导电柱与介质层的延伸面垂直。
在此步骤中，通过在介质层和阻挡层中形成多个第一导电柱，形成第一互连层。形成多个第一导电柱包括在介质层和阻挡层中形成接触孔，然后在接触孔中形成多个第一导电柱。
形成多个第一导电柱包括沉积第一导电柱的材料，然后进行例如化学机械研磨(Chemical Mechanical Polish,CMP)的平坦化步骤。
在本发明的实施例中，介质层的材料可以是氧化硅、氮化硅、碳化硅、氮氧化硅、氧化铝等。第一导电柱的材料可以是金属，示例性的金属例如是钨(W)。可以理解的是，第一导电柱还可以选择其他可导电的材料，例如金属氧化物或者半导体。
在图6B所示例的半导体结构600b的剖面图中，半导体结构600b可包括介质层611和阻挡层630，在介质层611和阻挡层630中形成多个第一导电柱612，从而形成第一互连层610。这些第一导电柱612与介质层611的延伸面(图中水平方向)垂直。第一导电柱612的材料可以是钨(W)。
在步骤504，在介质层上形成具有多个沟槽的牺牲层。
从此步骤开始形成第二互连层。在此步骤中，形成具有多个沟槽(Trench)的牺牲层。沟槽用于容纳第二互连层的第二导电柱。
可以从已知的各种沉积工艺，例如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD中选中合适的工艺来形成牺牲层。在本发明的实施例中，牺牲层的材料可以是氧化硅、氮化硅、碳化硅、氮氧化硅、氧化铝等。牺牲层的材料可以与介质层相同，也可以不相同。
在图6C所示例的半导体结构600c的剖面图中，在介质层611之上形成了牺牲层621。在示例中，牺牲层621的材料可以是氧化硅。
可以通过对牺牲层进行刻蚀来形成沟槽，刻蚀的方法可包括干法刻蚀或者湿法刻蚀。为了在光掩模图形尺寸受限的情况下缩小沟槽的宽度，可以使用自对准型双重曝光(Self-Aligned Double Patterning，SADP)技术，这将在后文展开描述。在此步骤中，阻挡层可以起到刻蚀停止的作用，防止对牺牲层刻蚀沟槽时，下穿到第一导电柱。
在图6D所示例的半导体结构600d的剖面图中，在牺牲层621中形成了沟槽T，此时牺牲层621成为牺牲图案621a。在此，沟槽T与第一导电柱612对准，且到达第一导电柱612的顶面。与第一导电柱612的水平宽度(图中左右方向)相比，沟槽T的水平宽度可以略宽。当然，沟槽T的水平宽度也可以比第一导电柱612略窄或者与之相同。当沟槽T刻蚀到阻挡层630处时，刻蚀停止。
在步骤506，在多个沟槽中形成多个第二导电柱。这些第二导电柱与牺牲层的延伸面垂直，且各第二导电柱与各第一导电柱对准且相互连接。
在此步骤中，形成多个第二导电柱的方法包括沉积第二导电柱的材料，然后进行例如化学机械研磨的平坦化步骤。
在图6E所示例的半导体结构600e的剖面图中，在沟槽T中形成了第二导电柱622。在此，第二导电柱622可以是复合结构。例如参考图6E所示，第二导电柱622可以是由中心层622a和覆盖中心层622a的表面层622b组合构成。中心层622a的材料可以是金属，示例性的金属例如是铜(Cu)；表面层622b的材料可以是金属或金属化合物，示例性的金属例如是铊(Ta)，示例性的金属化合物是氮化铊(TaN)。相应地，形成第二导电柱622时，可以先在多个沟槽T中形成表面层622b，然后在表面层622b内形成中心层622a。表面层622b可以降低中心层622b中的导电材料扩散的风险。
在图未示的其他实施例中，第二导电柱622可以是由中心层622a单独构成。此时，形成第二导电柱622的方法包括在多个沟槽T形成中心层622a。
第二导电柱622与第一导电柱612上下对准，且二者相互连接。更具体而言，第二导电柱622与第一导电柱612在两个互连层的界面上接触。
在步骤508，去除牺牲层，而使多个第二导电柱之间形成空隙。
在此步骤中，去除不需要的牺牲层，这样，各个第二导电柱之间由空隙相互隔离。
去除牺牲层的方法可包括湿法刻蚀或者干法刻蚀。
在图6F所示例的半导体结构400f的剖面图中，去除了牺牲层621，从而在多个第二导电柱612之间形成空隙S。此时，空隙S是开放的。
在步骤510，在多个第二导电柱和空隙之上覆盖间隔层。
在此步骤中，在多个第二导电柱和空隙之上覆盖间隔层，从而将空隙封闭。这样，空隙成为第二导电柱之间的介电层。
覆盖间隔层的方法可包括低共形性沉积，例如PECVD或者PVD。这样，间隔层的材料将主要覆盖在第二导电柱之上，而不是第二导电柱之间的空隙中。间隔层可以起到阻挡第二导电柱的材料扩散的作用。有利的是，仍然会有一些材料进入第二导电柱之间的空隙，从而一并在每个第二导电柱侧面形成包覆层。包覆层可以将第二导电柱的大部分直至全部侧面包覆，从而降低了多个第二导电柱中的导电材料扩散的风险。包覆层的材料可以是绝缘材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、氧化铝等。当然，也可以通过高共形性沉积，例如ALD，特别在每个第二导电柱侧面形成包覆层。
在图6G所示例的半导体结构600f的剖面图中，在多个第二导电柱622之上覆盖间隔层623，从而将空隙S封闭。另外，可一并在每个第二导电柱622侧面形成包覆层624。在此示例中，间隔层623的材料是氮化硅，包覆层624的材料也是氮化硅。形成间隔层623和包覆层624的方法是PECVD。至此，导电互连结构制作完成。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
在上面描述的形成导电互连结构的方法中，在牺牲层中形成多个沟槽的方法可以是自对准型双重曝光方法，尽管并非作为限定。下面描述示例的自对准型双重曝光方法。
图7A-7E是本发明一实施例的形成沟槽的方法的示例性过程中的剖面示意图。首先，参考图7A所示，在牺牲层721上形成硬掩模层731，以及在硬掩模层731上形成若干间隔的芯轴(mandrel)图案732。硬掩模层731的材料例如是多晶硅，芯轴图案732的材料例如是无定形碳。或者，硬掩模层731的材料例如是无定形碳，芯轴图案732的材料例如是光阻。接着参考图7B所示，在这些若干间隔的芯轴图案732的侧壁上形成多个间隙层733。间隙层733包括位于芯轴图案732的其中一侧(图中左侧)的第一间隙层733a和位于芯轴图案732的另一侧(图中右侧)的第二间隙层733b。这样，依靠芯轴图案732中的单个垂直层形成了两个垂直层。形成间隙层733的方法例如是ALD。然后如图7C所示，去除芯轴图案732，而得到沟槽T0，并如图7D所示，利用多个间隙层733在牺牲层721上刻蚀出多个沟槽T1，形成具有沟槽的牺牲图案721a。沟槽T1穿过硬掩模层731和牺牲层721，到达第一导电柱。最后如图7E所示，去除间隙层733和硬掩模层731。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
在本发明的上下文中，三维存储器可以是3D闪存，例如3D NAND闪存。三维存储器的类型可以是电荷存储型闪存或者浮栅型闪存。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。