本公开涉及半导体工艺技术领域，尤其涉及一种半导体器件结构及其形成方法。
背景技术：
在高压大电流半导体器件（例如垂直双扩散金属氧化物晶体管vdmos和横向扩散金属氧化物晶体管ldmos）中，需要在栅极和源极之间形成掺杂的体（body）区域，以使器件在被施加电压时形成沟道并导通。在相关技术中，通常采用离子注入并进行高温退火以实现杂质扩散，或采用大角度离子注入等方式进行掺杂。然而，这些方式在实际生产中难以控制，导致器件性能较差。
技术实现要素：
有鉴于此，本公开提出了一种半导体器件结构及其形成方法，能够得到易于控制且性能稳定的器件结构。
根据本公开的一方面，提供了一种半导体器件结构的形成方法，所述方法包括：
在衬底上依次生成第一介质层和第二介质层；
对所述第二介质层进行刻蚀处理，形成第一注入区域；
对所述第一注入区域进行第一离子注入处理，在所述衬底中形成掺杂区域；
在所述第二介质层上依次生成第三介质层和第四介质层；
对所述第四介质层进行边墙刻蚀处理，形成第二注入区域；
对所述第二注入区域进行第二离子注入处理，在所述衬底中形成半导体器件的源极区域以及体区域，
其中，所述体区域包括所述掺杂区域中除所述源极区域之外的区域。
在一种可能的实现方式中，所述方法还包括：
去除所述第一介质层、所述第二介质层、所述第三介质层及所述第四介质层；
在所述衬底上依次生成第五介质层和第六介质层；
对所述第六介质层进行刻蚀处理，使得所述第六介质层形成为所述半导体器件的栅极区域。
在一种可能的实现方式中，对所述第四介质层进行边墙刻蚀处理，形成第二注入区域，包括：
采用刻蚀剂刻蚀所述第四介质层第一时间段，以使刻蚀后的第四介质层在所述第一注入区域上的水平宽度达到预设宽度；
将所述第一注入区域中未被所述刻蚀后的第四介质层遮挡的区域确定为所述第二注入区域。
在一种可能的实现方式中，所述源极区域与所述体区域的掺杂类型不同，所述源极区域与所述衬底的掺杂类型相同。
在一种可能的实现方式中，所述衬底包括硅或碳化硅；
所述第一介质层、所述第三介质层及所述第五介质层包括二氧化硅或氮化硅；
所述第二介质层、所述第四介质层及所述第六介质层包括多晶硅。
在一种可能的实现方式中，所述第一介质层及所述第三介质层的厚度为10nm-200nm，所述第二介质层及所述第四介质层的厚度为0.2um-2um。
在一种可能的实现方式中，所述半导体器件包括垂直双扩散金属氧化物晶体管vdmos或横向扩散金属氧化物晶体管ldmos。
在一种可能的实现方式中，所述衬底的材料包括硅si、碳化硅sic、氮化镓gan以及砷化镓gaas中的任意一种。
根据本公开的另一方面，提供了一种半导体器件结构，所述半导体器件结构是根据上述的方法形成的。
根据本公开的各方面的半导体器件结构及其形成方法，能够在已进行第一次离子注入的衬底的第一注入区域上生成介质层，对介质层进行边墙刻蚀以形成第二注入区域，并对第二注入区域进行第二次离子注入，在衬底中形成半导体器件的源极区域以及体区域，从而准确控制源极区域及体区域，进而准确控制器件的沟道长度，提高mos器件的性能。
根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。
图1示出根据本公开一实施例的半导体器件结构的形成方法的流程图。
图2a-图2j示出根据本公开一实施例的半导体器件结构的工艺流程的示意图。
图3示出根据本公开一实施例的半导体器件结构的形成方法的流程图。
具体实施方式
以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
图1示出根据本公开一实施例的半导体器件结构的形成方法的流程图。如图1所示，该方法包括：
在步骤s101中，在衬底上依次生成第一介质层和第二介质层；
在步骤s102中，对所述第二介质层进行刻蚀处理，形成第一注入区域；
在步骤s103中，对所述第一注入区域进行第一离子注入处理，在所述衬底中形成掺杂区域；
在步骤s104中，在所述第二介质层上依次生成第三介质层和第四介质层；
在步骤s105中，对所述第四介质层进行边墙刻蚀处理，形成第二注入区域；
在步骤s106中，对所述第二注入区域进行第二离子注入处理，在所述衬底中形成半导体器件的源极区域以及体区域，
其中，所述体区域包括所述掺杂区域中除所述源极区域之外的区域。
根据本公开的实施例，能够在衬底上形成第一注入区域并进行第一次离子注入，在注入后的衬底上生成介质层，对介质层进行边墙刻蚀以形成第二注入区域，并对第二注入区域进行第二次离子注入，在衬底中形成半导体器件的源极区域以及体区域，从而准确控制源极区域及体区域，进而准确控制器件的沟道长度，提高mos器件的性能。
举例来说，待形成的半导体器件可包括垂直双扩散金属氧化物晶体管vdmos或横向扩散金属氧化物晶体管ldmos等电压控制型mos器件。此类mos器件可在合适的栅极电压的控制下，在器件的源极和漏极之间形成导电沟道，实现源极和漏极之间的电流垂直流动。
图2a-图2j示出根据本公开一实施例的半导体器件结构的工艺流程的示意图。在一种可能的实现方式中，可首先准备半导体器件结构的衬底。该衬底的材料可例如包括硅（si）、碳化硅（sic）、氮化镓（gan）以及砷化镓（gaas）中的任意一种，并可根据半导体器件的类型而采用n型衬底或p型衬底。
在一种可能的实现方式中，如图2a所示，可以在衬底21上生成第一介质层22。第一介质层22可包括二氧化硅或氮化硅，其厚度可为10nm-200nm（100å-2000å），例如，第一介质层的厚度可为500å。
在一种可能的实现方式中，如图2b所示，可在第一介质层22上生成第二介质层23。第二介质层23可例包括多晶硅，其厚度可为0.2um-2um，例如，第二介质层的厚度可为0.8um。
在一种可能的实现方式中，如图2c所示，可在步骤s102中对第二介质层进行刻蚀处理，形成第一注入区域231。对第二介质层的刻蚀处理过程可采用常规的光刻及刻蚀方式。例如，可在第二介质层上涂覆光刻胶，根据预先设定的图形对光刻胶进行曝光及显影处理，通过干法刻蚀或湿法刻蚀方式刻蚀所述第二介质层，并在刻蚀完成后移除光刻胶。本公开对第二介质层的具体刻蚀处理方式不作限制。
在一种可能的实现方式中，如图2d所示，可在步骤s103中对第一注入区域231进行第一离子注入处理，在所述衬底21中形成掺杂区域211。该第一离子注入处理可采用常规的离子注入方式实现。其中，用于第一离子注入的离子类型可与衬底21的掺杂类型不同，例如当衬底21为n型衬底时，第一离子注入的离子可为p型离子；当衬底21为p型衬底时，第一离子注入的离子可为n型离子。应当理解，掺杂区域211的深度可根据实际需要进行设定，本公开对此不作限制。
在一种可能的实现方式中，如图2e所示，在形成掺杂区域211后，可在第二介质层23上生成第三介质层24。第三介质层24可包括二氧化硅或氮化硅，其厚度可为10nm-200nm（200å-2000å），例如，第三介质层的厚度可为500å。
在一种可能的实现方式中，如图2f所示，可在第一介质层22（第一注入区域）和第三介质层24上生成第四介质层25。第四介质层25可例包括多晶硅，其厚度可为0.2um-2um，例如，第四介质层的厚度可为0.8um。
在一种可能的实现方式中，如图2g所示，可在步骤s105中对第四介质层25进行边墙刻蚀处理，形成第二注入区域251。
在一种可能的实现方式中，步骤s105可包括：
采用刻蚀剂刻蚀所述第四介质层第一时间段，以使刻蚀后的第四介质层在所述第一注入区域上的水平宽度达到预设宽度；
将所述第一注入区域中未被所述刻蚀后的第四介质层遮挡的区域确定为所述第二注入区域。
举例来说，可以采用刻蚀剂对第四介质层25进行各向异性刻蚀，使得竖直方向的刻蚀速度大于水平方向的刻蚀速度。可控制刻蚀时间为第一时间段，以使刻蚀后的第四介质层25在所述第一注入区域上的水平宽度达到预设宽度。从而，可将第一注入区域231中未被所述刻蚀后的第四介质层遮挡的区域确定为所述第二注入区域251（如图2g所示）。
应当理解，可根据器件的实际需要以及具体的刻蚀工艺来设定该预设宽度和刻蚀时间（第一时间段），本公开对此不作限制。
在一种可能的实现方式中，如图2h所示，可在步骤s106中对第二注入区域251进行第二离子注入处理，在所述衬底21中形成半导体器件的源极区域212以及体区域213，其中，体区域213包括所述掺杂区域211中除所述源极区域212之外的区域。该第二离子注入处理可采用常规的离子注入方式实现。
其中，用于第二离子注入的离子类型可与掺杂区域211的掺杂类型不同，而与衬底21的掺杂类型相同，例如当衬底21为n型衬底时，第一离子注入的离子可为p型离子，第二离子注入的离子可为n型离子；当衬底21为p型衬底时，第一离子注入的离子可为n型离子，第二离子注入的离子可为p型离子。源极区域212的深度可小于掺杂区域211的深度。应当理解，源极区域212的具体深度可根据实际需要进行设定，本公开对此不作限制。
通过这种方式，可以形成半导体器件的源极区域212以及体区域213。其中，可由边墙的宽度（刻蚀后的第四介质层在所述第一注入区域上的水平宽度）控制体区域213的宽度，进而控制半导体器件的沟道长度，使得器件的生产过程易于控制，从而能够使生成的半导体器件（mosfet）性能稳定。
此外，源极区域212与体区域213可实现自对准，能够避免多次光刻及刻蚀（套刻）过程中的对准误差，从而简化工艺流程并提高器件性能。
图3示出根据本公开一实施例的半导体器件结构的形成方法的流程图。如图3所示，在一种可能的实现方式中，所述方法还包括：
在步骤s107中，去除所述第一介质层、所述第二介质层、所述第三介质层及所述第四介质层；
在步骤s108中，在所述衬底上依次生成第五介质层和第六介质层；
在步骤s109中，对所述第六介质层进行刻蚀处理，使得所述第六介质层形成为所述半导体器件的栅极区域。
举例来说，如图2i所示，在形成半导体器件的源极区域212及体区域213后，可以从衬底21上去除第一介质层22、第二介质层23、第三介质层24及第四介质层25。可根据第一介质层22、第二介质层23、第三介质层24及第四介质层25的具体材质，采用不同的方式去除各介质层，本公开对此不作限制。
在一种可能的实现方式中，如图2j所示，可以在衬底21上依次生成第五介质层26和第六介质层27。其中，第五介质层26可包括二氧化硅或氮化硅，其厚度可为10nm-200nm（100å-2000å），例如，第五介质层26的厚度可为500å。第六介质层27可例包括多晶硅，其厚度可为0.2um-2um，例如，第六介质层27的厚度可为0.8um。
在一种可能的实现方式中，如图2j所示，可采用预先设定的栅图形对第六介质层27进行刻蚀处理，使得第六介质层27形成为半导体器件的栅极区域271。其中，栅极区域271可完全遮挡体区域213，以便在栅极电压的控制下，在源极和漏极之间形成导电沟道。应当理解，对第六介质层27的刻蚀处理过程可采用常规的光刻及刻蚀方式，本公开对此不作限制。
通过这种方式，可以形成半导体器件的栅极区域，实现半导体器件的栅极区域与源极区域之间的匹配，从而提高半导体器件的性能。
经过上述工艺步骤的处理，可形成具有栅极区域、源极区域以及体区域的半导体器件结构。在此半导体器件结构基础上，可继续进行常规工艺流程，最终形成完整的半导体器件。本公开对后续的工艺流程不作限制。
根据本公开实施例的半导体器件结构的形成方法，能够形成具有栅极区域、源极区域以及体区域的半导体器件结构。可由边墙的宽度控制体区域的宽度，进而控制半导体器件的沟道长度，使得器件的生产过程易于控制，从而能够使生成的半导体器件（mosfet）性能稳定。并且，源极区域与体区域可实现自对准，能够避免多次光刻及刻蚀（套刻）过程中的对准误差，从而简化工艺流程并提高器件性能。
以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。