同时制造SOI晶体管和体衬底上的晶体管的方法与流程

本专利申请涉及电子芯片领域，并且具体地涉及在同一芯片上同时制造绝缘体上硅(soi)型的晶体管以及体衬底上型的n沟道和p沟道晶体管的方法。

背景技术：

电子芯片可以在半导体衬底上同时包含绝缘体上半导体(soi)型的晶体管和体衬底上型的晶体管。在soi型的晶体管中，沟道区域位于所谓的soi结构的上部半导体层中，soi结构包括在上部层之下覆盖衬底的绝缘体。soi晶体管可以是完全耗尽的绝缘体上硅(fdsoi)型，也就是说它们的沟道区域由厚度小于25nm或者实际上小于10nm的本征半导体制成。在体衬底上型的晶体管中，沟道区域是衬底的掺杂的上部部分。

各种晶体管类型允许在数字或模拟模式中以各种电压进行不同方式的操作。体衬底上的晶体管通常在模拟模式中和/或对于高电压(例如，大于3v)是优选的。

体衬底上的晶体管可能表现出不同的问题，更特别地是在处理n沟道晶体管时。

一个问题在于，在通常的这样的晶体管中，晶体管越小，泄漏电流的相对值越高。这导致高能量消耗。

另一问题在于，意图相同的晶体管实际上通常表现出不同的电气特性，特别是不同的阈值电压。这些电气特性之间的差异通常倾向于随着操作温度的降低而变差。这在实际获取设想的电气特性时导致不同的困难。这些困难特别地出现在模拟操作方面，例如在测量装置中，以及/或者出现在冷操作方面，例如在负环境温度下。这通常会导致某些芯片在制造后检查时被拒绝。

多种解决方案使得解决上述问题成为可能。已知的方法使得能够针对体衬底上的n沟道晶体管实现这些解决方案，并且同时制造体衬底上的p沟道晶体管和soi晶体管提出了各种问题。特别地，这些方法需要很多制造步骤。

技术实现要素：

一个实施例提供了缓解上文中描述的全部或一些缺点的规定。

因此，一个实施例提供了一种同时制造soi型的mos晶体管、体衬底上第一晶体管和体衬底上第二晶体管的方法，包括：a)在覆盖半导体衬底的绝缘层上提供半导体层；b)形成覆盖soi型的晶体管的位置的掩模层，掩模层包括在第一晶体管的位置上方的与待形成的第一晶体管相比更宽的开口和在第二晶体管的位置上方的与待形成的第二晶体管相比宽度更小的中央开口；c)垂直于开口，蚀刻完全穿过半导体层和绝缘层的腔体，因此导致在第二晶体管的位置的边缘下方的绝缘层的剩余部分；d)在腔体中外延生长半导体直到半导体层的上部水平；e)形成界定待形成的晶体管的隔离沟槽，以及去除结构的位于半导体层的上部水平上方的元件；以及f)形成晶体管的栅极绝缘体，第二晶体管的栅极绝缘体包括绝缘层的所述剩余部分的至少一部分并且在第二晶体管的边缘处比在第二晶体管的中央处更厚。

根据一个实施例，该方法包括在步骤f)中：对位于绝缘层的所述剩余部分上的半导体层的部分进行热氧化。

根据一个实施例，该方法包括在步骤f)中：去除位于绝缘层的所述剩余部分上的半导体层的部分的至少一个上部部分。

根据一个实施例，在步骤f)中，至少部分地通过沉积形成第二晶体管的栅极绝缘体。

根据一个实施例，该方法包括：在步骤a)与步骤b)之间，利用氮化硅层覆盖该结构；在步骤c)中，垂直于开口蚀刻氮化硅层，以及在步骤c)与步骤d)之间，去除掩模层。

根据一个实施例，该方法包括在步骤a)中：利用氧化硅层覆盖半导体层。

根据一个实施例，在步骤b)中，位于第二晶体管上方的开口在从上方来看时具有矩形形状并且延伸到待形成的第二晶体管的漏极-源极区域上方。

根据一个实施例，在步骤b)中，位于第二晶体管的位置上方的开口在从上方来看时包括与待形成的第二晶体管相比宽度更小的中央部分、以及位于待形成的第二晶体管的漏极-源极区域上方并且与待形成的第二晶体管相比更宽的两个部分。

根据一个实施例，绝缘层的所述剩余部分具有在2到50nm之间的宽度。

根据一个实施例，半导体层具有在5到500nm之间的厚度。

根据一个实施例，绝缘层具有在5到500nm之间的厚度。

根据一个实施例，体衬底上第一晶体管是p沟道的，并且体衬底上第二晶体管是n沟道的。

一个实施例提供了一种电子芯片，其包括soi型的mos晶体管、体衬底上第一晶体管和体衬底上第二晶体管，其中第二晶体管的栅极绝缘体的边缘包括soi结构的绝缘层的部分，soi型的晶体管形成在该soi结构中或该soi结构上，第二晶体管的栅极绝缘体在边缘处比在第二晶体管的中央处更厚，并且第一晶体管的栅极绝缘体没有所述soi结构的绝缘层的部分。

根据一个实施例，体衬底上第一晶体管是p沟道的，并且体衬底上第二晶体管是n沟道的。

附图说明

这些特征和优点以及其他特征和优点将在结合附图给出的对特定实施例的以下非限制性描述中将被详细阐述，在附图中：

图1a至图1e是示出制造soi型的晶体管和体衬底上型的晶体管的方法的步骤的局部和示意性截面图；

图1f是在从图1e的结构的上方来看时的示意图；

图2a至图2d是示出同时制造soi型的晶体管和体衬底上型的n沟道和p沟道晶体管的方法的实施例的步骤的局部和示意性截面图；

图2e是在从图2d的结构的上方来看时的示意图；以及

图3是在从体衬底型的n沟道晶体管上方来看时的示意图，其示出了图2a至图2d的方法的变体。

具体实施方式

相似的元件已经在各个图中由相同的附图标记表示，而且，各种图不是按比例绘制的。为了清楚起见，仅对用于理解所描述的实施例的元件进行了表示和详述。

在下面的描述中，当提及诸如术语“顶部”、“底部”、“左侧”、“右侧”等绝对位置或者诸如术语“上方”、“下方”、“上部”、“下部”等相对位置的限定词时，参考在截面图中涉及的元件的取向。

图1a至图1e是局部和示意性截面图，其在左侧示出了soi型的晶体管的制造方法的步骤并且在右侧示出了体衬底上型的晶体管的制造方法的步骤。图1f是在从图1e的结构的上方来看时的视图。

在图1a的步骤中，已经提供了soi结构，其包括在半导体衬底100(例如，硅)上的覆盖有半导体上部层104(例如，硅)的绝缘层102。氧化硅保护层106以及氮化硅掩膜层108和光敏树脂掩膜层110依次形成在结构上。

在图1b的步骤中，树脂掩模层110的右侧已经例如通过光刻被去除。之后，氮化物层108、氧化物层106、半导体层104和绝缘层102仅在右侧上在其整个厚度上被蚀刻，至少直到衬底100。作为示例，首先层108、106和104被蚀刻直到用作蚀刻阻挡层的层102，然后利用氢氟酸溶液蚀刻例如氧化硅的层102。

在图1c的步骤中，掩模层110已经被去除，以及然后在右侧从衬底100的表面外延生长硅，直到达到层104的上部水平。氮化物层108使得能够掩盖结构的左侧。此后这个层108已被除去，氧化物层106也是。在获取的结构中，soi结构已在左侧保持完整，并且在右侧，衬底100是体块并且达到半导体层104的上部水平。

在图1d的步骤中，沟槽123已经被蚀刻，以穿透到衬底中。沟槽界定未来的晶体管。

沟槽已经填充有绝缘体，例如氧化硅，以形成沟槽隔离物124，沟槽隔离物124延伸直到与左侧的半导体层104和右侧的衬底100共同的上部水平。因此，作为示例，可以在结构上沉积氧化硅，直到位于层104上方的水平，以及然后进行机械化学抛光(mcp)，直到例如氮化硅的蚀刻阻挡层(未示出)，其在蚀刻沟槽之前沉积在结构上并且在抛光之后被去除。

在图1e的步骤中，通过由掩模(未示出)保护左侧的层104，已经对衬底100的例如仅仅在右侧暴露在结构的表面上的上部部分进行热氧化。这产生形成体衬底晶体管的栅极绝缘体的绝缘体层130。在左侧，结构已经被形成soi晶体管的栅极绝缘体的绝缘层132覆盖。栅极134a、134b在图1e中可见的晶体管将在之后完成。在所示的示例中，体衬底晶体管是p沟道晶体管，soi晶体管也是。栅极绝缘体130的厚度通常为5到30nm。栅极绝缘体132可以具有与栅极绝缘体130不同的性质和/或厚度。

图1f示出了完成的soi晶体管135a和体衬底晶体管135b。在图1f中，在从上方来看时的每个晶体管中，栅极134a、134b在相应晶体管135a、135b的整个宽度上延伸。soi晶体管135a的漏极和源极区域136a已经与栅极134a的相对侧紧邻地形成在半导体层104中。类似地，体衬底晶体管135b的漏极和源极区域136b已经形成在体衬底100的与栅极134b的相对侧紧邻的外延部分中。

上文中已经描述了可以同时获取soi晶体管135a和体衬底晶体管135b的方法。然而，该方法不适用于在体积衬底上获取具有最佳电气特性的n沟道晶体管。事实上，在n沟道晶体管中，沟道区域是p型掺杂的。然而，在该方法中提供的各种退火过程中，p型掺杂剂原子倾向于迁移到沟槽的绝缘体中，特别是当处理硼原子和填充有氧化硅的沟槽时。由此可见，沟道区域的掺杂水平在晶体管的边缘处比在晶体管的中央处低，并且是以不规则的方式如此。这导致了各种边缘效应，这些效应是序言中提出的泄漏电流的问题和意图相同的晶体管之间的差异的问题的原因。

图2a至图2d是示出同时制造soi型的晶体管以及体衬底上型的n沟道和p沟道晶体管的方法的实施例的步骤的局部和示意性截面图。在左侧示出了未来的soi晶体管235s的位置200，在中央处示出了未来的体衬底上的p沟道晶体管235p的位置202p，并且在右侧示出了未来的体衬底上的n沟道晶体管235n的位置202n。图2e是在从图2d的结构上方看时的视图。

在图2a的步骤中，提供了与图1b所示的相似的结构，其包括半导体衬底100、被半导体上部层104覆盖的绝缘层102、氧化硅保护层106以及氮化硅掩模层108和光敏树脂掩模层110。

未来的p沟道晶体管的位置202p上方的开口204p和未来的n沟道晶体管的位置202n上方的开口204n已经在层110中被蚀刻。开口204p比未来的p沟道晶体管235p宽。位于与未来的n沟道晶体管235n的中央部分垂直的开口204n的宽度比这个未来的晶体管的宽度小。因此，未来的n沟道晶体管的边缘位于掩模层110的部分206下方。

此后，如图2b所示，位于开口204p和204n下方的氮化硅层108和氧化硅层106的部分、上部半导体层104和绝缘层102的部分已经在这些层的整个厚度上被蚀刻，至少直到衬底100的上部表面。这导致在p沟道晶体管235p的位置202p处的腔体208p和在n沟道晶体管235n的位置202n处的中央腔体208n。在位置202n的边缘处，绝缘层102的部分210保持就位。绝缘部分210位于半导体层104的部分212下方。

图2b的步骤类似于图1c的步骤。掩模层110已经被去除，以及然后在衬底100的通过开口可到达的部分上已生长硅，直到层104的上部水平。此后，在开口的水平处，衬底100到达层104的上部水平。此后，结构的位于层104的水平上方的所有元件，即，层108、106和104已经被去除。可以提供可选的机械化学抛光步骤以获取光滑的表面。

在图2c的步骤中，沟槽123已经被蚀刻，穿过层104和102并且穿透到衬底100中。沟槽限定未来的晶体管。沟槽123已经被填充有例如氧化硅的绝缘体以形成沟槽隔离物124，直到半导体层104和半导体衬底200的上部水平。

在图2d的步骤中，通过由掩模(未示出)保护在soi晶体管235s的位置处的层104，已经对衬底的例如仅仅在体衬底上的晶体管235p、235n的位置处暴露在结构的表面上的上部部分进行热氧化，直到位于绝缘层102的部分210的顶部与底部之间的水平。半导体层104的部分212和衬底100的在部分212之间的部分218因此已经在n沟道晶体管235n的位置202n处被氧化以形成n沟道晶体管的栅极绝缘体220。同时，热氧化形成形成p沟道晶体管235p的栅极绝缘体的绝缘层130。在soi晶体管235s的位置200处，结构已经被形成soi晶体管235s的栅极绝缘体的绝缘体层132覆盖。如图2d所示，该方法分别在晶体管235s、235p、235n的相应栅极绝缘体132、130、220上形成相应的栅极134s、134p、134n。

n沟道晶体管的栅极绝缘体220由氧化的部分218和绝缘部分210形成。因此，栅极绝缘体220在n沟道晶体管的边缘处比在n沟道晶体管的中央处更厚。

图2e示出了完成的soi晶体管235s、以及p沟道体衬底晶体管235p和n沟道体衬底晶体管235n。soi晶体管235s的漏极和源极区域136s已经与栅极134s的相对侧紧邻地形成在半导体层104中。类似地，体衬底p沟道晶体管235p的漏极和源极区域136p已经形成在体衬底100的位置202p中的外延部分中，并且体衬底n沟道晶体管235n的漏极和源极区域136n已经形成在体衬底100的位置202n中的外延部分中。

在图2e中，在从上方来看时的每个晶体管中，栅极在晶体管的整个宽度上延伸。漏极和源极区域已经在栅极的每一侧形成在相应的位置200、202n或202p中。作为示例，单个晶体管已经呈现在位置200、202n和202p中的每个位置处，但是例如通过形成若干平行的栅极，可以在这些位置中的每个位置处形成若干晶体管。外围部分210对应于栅极绝缘体具有增厚的部位。图2a的步骤的开口204p和204n的位置用虚线表示。作为示例，在从上方来看时，开口204n具有穿过漏极-源极区域136n的位置的矩形形状。

如前所述，n沟道晶体管235n的沟道区域在其与沟槽124接触的外围可能具有比在其中央处更弱的掺杂，特别是当掺杂剂原子是硼时以及当沟槽的绝缘体是氧化硅时。这些更弱地掺杂的外围区域在图2d中用标号240表示。由此可见，晶体管的阈值电压在这些外围区域中倾向于比在中央区域中更低。这种趋势由于栅极绝缘体220在区域240上方比在中央区域中更厚而部分地或全部地得到补偿，因为阈值电压随着栅极绝缘体厚度的增加而增加。而且，在被设计为相同的晶体管中，区域240的性质通常不相同，并且这导致各种晶体管的外围区域的阈值电压之间的差异。在晶体管的边缘处比在晶体管的中央处更厚的栅极绝缘体使得这些差异可以至少部分地得到补偿。

外围部分210的宽度和厚度被选择以便获取n沟道晶体管的最佳电气特性。这是通过调节该方法的参数来实现的，特别是在图2a的步骤中通过调节n沟道晶体管的宽度与掩模层110的开口204n的宽度之间的差。作为示例，部分210的宽度在10到200nm之间。作为示例，soi结构的半导体层104具有在5到500nm之间的厚度。绝缘层102具有在5到500nm之间的厚度。

此外，p沟道晶体管235p的栅极绝缘体130的厚度和n沟道晶体管235n的栅极绝缘体220的中央部分的厚度根据这些晶体管的期望属性来被选择。因此，优选地，在图2a的步骤中选择soi结构的半导体层104的厚度小于栅极绝缘体220的中央部分的期望厚度。

根据一个优点，soi型的晶体管以及体衬底上型的n沟道和p沟道晶体管是以简单的方式并且以特别地减少的步骤来同时获取。

根据另一优点，所获取的体衬底上n沟道晶体管展现出特别地低的漏电流，即使对于小晶体管也是如此。这导致特别地低的能量消耗，特别是对于包括这样的晶体管的芯片。

根据另一优点，当使用图2a至图2d的方法来产生除了体衬底上p沟道晶体管和soi晶体管之外的被设计为相同的若干n沟道晶体管时，则获得了电气特性准相同的体衬底上n沟道晶体管，包括在冷操作期间。因此，该方法在意图用于测量装置的晶体管的生产方面表现出特别的兴趣。此外，这导致特别地高的制造效率。

图3是通过实现图2a至图2d的方法的变体而获取的n沟道晶体管的在从上方来看时的示意图。

在图3的变体中，当从上方来看时，开口204n不是矩形。图2a的步骤的开口204n具有比未来的n沟道晶体管的宽度更小的中央部分250和比未来的n沟道晶体管更宽的两个部分252。当从上方来看时，两个部分252位于漏极和源极区域的位置处。当从上方来看时，中央部分250位于栅极的位置处，并且在栅极的位置的每一侧例如在1到100nm之间的长度l上延长。

考虑到部分252的存在，促进了漏极-源极区域136以及漏极-源极区域上的接触件(未示出)的形成。中央部分250在栅极的位置的每一侧延长的这一事实使得可以确保外围区域210被正确地定位在栅极的下方，即使开口204n没有相对于晶体管的位置202n极好地定位。

已经描述了特定实施例。对于本领域技术人员来说，多种变体和修改将是很清楚的。具体地，在图2e的步骤中，与n沟道晶体管235n的栅极垂直地，半导体层104的部分212和衬底的部分218已经被氧化，从而形成栅极绝缘体220。在一个变体中，部分212和/或衬底的部分218的一些以及可选地部分210的上部部分被去除，以及然后通过沉积形成栅极绝缘体。在另一变体中，在氧化步骤之前，部分212的一部分和/或衬底的部分218的一部分被去除，以及之后通过氧化随后是可选的沉积来形成栅极绝缘体220。在另一变体中，在通过氧化形成栅极绝缘体之后，在形成栅极134之前去除栅极绝缘体220的上部部分。

此外，尽管通过图2a至图2d的方法获取的体衬底上晶体管是p沟道晶体管和n沟道晶体管，但是可以取代p沟道晶体管和n沟道晶体管分别获取每个都是p沟道或n沟道的第一晶体管和第二晶体管。上文中针对n沟道晶体管描述的优点针对第二晶体管被保留，特别是当第二晶体管表现出不同的边缘效应时。

上面描述的各种实施例可以被组合以提供另外的实施例。根据以上详细描述，可以对这些实施例做出这些和其他改变。通常，在下面的权利要求中，所使用的术语不应当被解释为将权利要求限制为在说明书和权利要求书中公开的具体实施例，而是应当被解释为包括所有可能的实施例以及这样的权利要求享有的等同物的全部范围。因此，权利要求不受本公开的限制。