提供源极和漏极掺杂的方法以及如此形成的半导体器件与流程

本申请总地涉及为包括finfet的cmos结构提供源极和漏极掺杂的方法以及如此形成的半导体器件。

背景技术：

cmos器件的趋势是朝向减小的尺寸。但是，在尺寸上等比例缩小通常降低器件性能。例如，当平面cmos器件等比例缩小到32/20nm节点时，该平面cmos器件性能下降。因此，已经开发了鳍场效应晶体管(finfet)。与22/14nm节点处的平面cmos器件相比，finfet可以具有更好的静电或短沟道效应(sce)控制。因此，finfet器件以更小的尺度正在替代平面cmos器件。

已经改进平面cmos器件的性能的各种技术被期望扩展到finfet器件以改善finfet器件操作。一种这样的技术是嵌入源极/漏极(esd)技术。当合适的外延材料(诸如用于pfet的掺杂的esige或用于nfet的掺杂的esi:c)与沟道相邻地生长时，esd技术提供期望的沟道应变。这样的改变改善了平面cmos器件的性能。然而，从平面到鳍结构的结构变化会降低从诸如esd的技术实现的益处。来自按比例缩小的问题(诸如与相邻器件的源极-漏极合并以及源极和漏极的体积减小)也会对性能产生负面影响。

一种替代的方案(抬高的源极-漏极(rsd))以像覆层一样的方式在与间隔物相邻的未凹陷的硅鳍周围生长源极/漏极区。因此，这种方案在这里也称为覆层源极-漏极(csd)。在此生长之后进行高温退火以将掺杂剂驱入未掺杂的鳍中。这样的高温退火的退火温度超过1000摄氏度。尽管rsd可能具有优势，但是仍存在待解决的问题。例如，由于高温退火和缺乏雪犁效应，同时实现s/d的高掺杂浓度和高的结陡峭已证明具有挑战性。为了驱动掺杂剂，界面上的自然氧化物被除去从而排除了使用更高温度的退火。由于掺杂剂的稀释，结电阻也会不期望地增大。结陡峭也会降低。由于退火引起的高热应力也会对晶片完整性和整个cmos可制造性产生负面影响。

用于改善性能的其它方法在获得finfet技术的期望结构上表现出类似的问题。例如，硅化方法在暴露的未掺杂的鳍上沉积高掺杂的si层。诸如ti的金属层沉积在高掺杂的si层上。执行热退火步骤以硅化沉积的硅层从而将掺杂剂驱动到未掺杂的鳍中。然而，掺杂剂在硅化物中的溶解度相对高。结果，雪犁效应效率低。此外，在随后的掺杂剂激活退火期间，硅化继续消耗下面的半导体材料(si、ge等)。这会使整个源极-漏极集成复杂化。

因此，在尝试改善半导体器件的性能方面存在各种问题。然而，由于期望增加按比例缩小到更小的节点并提高性能，所以对finfet器件的研究正在进行。

技术实现要素：

描述了一种用于提供半导体器件的方法以及如此形成的器件。掺杂的半导体层沉积在半导体底层上。半导体底层的至少一部分被暴露。用于掺杂的半导体层的掺杂剂选自p型掺杂剂和n型掺杂剂。掺杂的半导体层的紫外辅助低温(uvlt)退火在一气氛中进行。该气氛选自氧化气氛和氮化气氛。氧化气氛可以用于n型掺杂剂。氮化气氛可以用于p型掺杂剂。在uvlt退火期间，牺牲层通过掺杂的半导体层形成。牺牲层可以是用于氮化气氛的氮化物层或用于氧化气氛的氧化物层。掺杂剂通过uvlt退火从掺杂的半导体层驱入半导体底层的该部分中，从而在掺杂的半导体底层中形成掺杂区。然后去除牺牲层。

这里描述的方法将掺杂剂驱动到半导体底层(诸如未掺杂的未凹陷的硅鳍)中。结果，可以实现高掺杂浓度和高结陡峭。如果需要，然后可以在掺杂的鳍上外延生长高掺杂的源极/漏极。或者，在去除牺牲层之后，可以在掺杂的鳍周围形成金属接触。因此，可以实现对于诸如cmos的半导体器件的非常高的掺杂浓度和非常陡峭的结转变。

附图说明

图1是绘出用于提供高掺杂的半导体器件的方法的示范性实施方式的流程图。

图2a-图2c绘出在制造期间的半导体器件(诸如cmos器件)的示范性实施方式的部分。

图3是绘出用于提供高掺杂的n掺杂finfet的方法的示范性实施方式的流程图。

图4a-图4d绘出在制造期间cmos器件的示范性实施方式的部分。

图5是绘出用于提供高掺杂的p掺杂finfet的方法的示范性实施方式的流程图。

图6a-图6d绘出在制造期间cmos器件的示范性实施方式的部分。

图7是绘出用于提供sb器件的方法的示范性实施方式的流程图。

图8a-图8d绘出在制造期间cmossb器件的示范性实施方式的部分。

具体实施方式

示范性实施方式涉及包括cmos器件的半导体器件，诸如finfet、esd器件、rsd器件和肖特基势垒(sb)cmos器件。呈现以下描述以使得本领域普通技术人员能够制造和使用本发明，并且在专利申请及其要求的背景下提供以下描述。对示范性实施方式的各种修改以及这里描述的一般原理和特征将是显而易见的。示范性实施方式主要根据特定实现中提供的特定方法和系统来描述。然而，这些方法和系统将在其他实现中有效地操作。

诸如“示范性实施方式”，“一个实施方式”和“另一个实施方式”之类的短语可以指代相同或不同的实施方式以及多个实施方式。将关于具有某些组件的系统和/或器件来描述实施方式。然而，系统和/或器件可以包括比所示组件更多或更少的组件，并且可以在不脱离本发明的范围的情况下进行组件的布置和类型的变化。还将在具有某些步骤的特定方法的上下文中描述示范性实施方式。然而，该方法和系统对于具有不同和/或附加步骤以及不同顺序的步骤的其他方法有效地操作，这些步骤与示范性实施方式不矛盾。因此，本发明不限于所示的实施方式，而是与符合本文所述的原理和特征的最宽范围相一致。

在描述本发明的上下文中(特别是在权利要求的上下文中)使用术语“一”和“一个”和“该”以及类似的指示物应被解释为涵盖单数和复数，除非本文另有说明或与上下文明显矛盾。除非另有说明，否则术语“包含”，“具有”，“包括”和“含有”应被解释为开放式术语(即，意味着“包括但不限于”)。

除非另外定义，否则本文使用的所有技术和科学术语具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。应注意，除非另有说明，否则本文提供的任何和所有实例或示范性术语的使用仅旨在更好地说明本发明，而不是对本发明范围的限制。此外，除非另外定义，否则在通常使用的词典中定义的所有术语不会被过度解释。

描述了用于提供半导体器件的方法和如此形成的器件。掺杂的半导体层沉积在半导体底层上。暴露半导体底层的至少一部分。用于掺杂的半导体层的掺杂剂选自p型掺杂剂和n型掺杂剂。掺杂的半导体层的紫外辅助低温(uvlt)退火在一气氛中进行。该气氛选自氧化气氛和氮化气氛。氧化气氛用于n型掺杂剂。氮化气氛用于p型掺杂剂。在uvlt退火期间，掺杂的半导体层形成牺牲层。牺牲层可以是用于氮化气氛的氮化物层或用于氧化气氛的氧化物层。通过uvlt退火将掺杂剂从掺杂的半导体层驱入半导体底层的所述部分中，从而形成掺杂的半导体底层。然后去除牺牲层。

图1是绘出用于提供高掺杂的半导体器件的方法的示范性实施方式的流程图。为简单起见，一些步骤可以被省略、以另一顺序执行和/或组合。此外，方法100可以在已经执行的形成半导体器件的其它步骤之后开始。图2a-图2c绘出在使用方法100的制造期间半导体器件200(诸如cmos器件)的示范性实施方式的部分。为简单起见，不是所有的部件都在图2a-图2c中示出，并且图2a-图2c没有按比例。因此，在半导体器件200的背景下描述方法100。

在已经提供半导体底层之后开始方法100。例如，半导体底层可以是用于finfet器件的鳍，或者可以是另一半导体层或cmos器件的一部分。该半导体底层被称为底层，只是因为它位于为了方法100而描述的其它层下面。半导体底层不需要凹陷或位于晶片的部分内。还可以在半导体底层上提供各种结构。例如，可以已经形成用于控制掺杂剂的布置的掩模、虚设结构、间隔物或其它层。在方法100的开始处暴露半导体底层的其中希望掺杂剂被驱动进入的部分。在一些实施方式中，半导体底层是未掺杂的。然而，在另一些实施方式中，半导体底层可以被掺杂。

通过步骤102在半导体底层上提供掺杂的半导体层。该半导体层通常希望是高掺杂的。基于期望被驱动进入半导体底层的掺杂剂来选择掺杂的半导体层中的掺杂剂。例如，如果要形成p-fet，则掺杂剂可以是p型的，诸如b。或者，如果要形成n-fet，则掺杂剂可以是n型的。n型掺杂剂的示例包括p、as和sb。图2a绘出在执行步骤102之后的半导体器件200。示出之前形成的半导体底层210和结构202。在一些实施方式中，半导体底层210可以是si鳍，结构202可以包括虚设栅极和间隔物。还绘出掺杂的半导体层220。在一些实施方式中，半导体底层210是未掺杂的si，而掺杂的半导体层220是掺杂的si。

通过步骤104在一气氛中执行掺杂的半导体层220的紫外辅助低温(uvlt)退火。由于退火通过紫外光辅助，所以可以使用较低的退火温度。该低的退火温度低于一千摄氏度。例如，退火温度可以是至少四百摄氏度且不高于七百摄氏度。在一些实施方式中，退火温度为至少五百摄氏度。最大退火温度可以是六百摄氏度。由于由紫外光提供的辅助，这样的较低的退火温度仍然能够驱动掺杂的半导体层220中的掺杂剂。

被选择用于步骤104的气氛取决于掺杂的半导体层中的掺杂剂。通常，所选择的气氛使得掺杂剂在由半导体层220与气氛反应形成的材料中具有低扩散性和溶解度。例如，对于诸如p、as或sb的n型掺杂剂，该气氛是氧化气氛。对于诸如b的p型掺杂剂，该气氛是氮化气氛。结果，在步骤104中，掺杂的半导体层220中的一些或全部可以被转变为牺牲氧化物层或牺牲氮化物层。在一些这样的实施方式中，所有的半导体层220在步骤104中被消耗。因此，半导体层可以被完全转变为氧化物层或氮化物层。

uvlt退火和所选择的气氛的组合产生类似于雪犁效应的效果，以将掺杂的半导体层220中的掺杂剂驱动到半导体底层210中。对于诸如si的半导体层的氧化物，n型掺杂剂(例如p、as、sb)通常具有有限的溶解度。因此，这些n型掺杂剂在氧化物前沿堆积。因此，(n型)掺杂的半导体层的氧化将n型掺杂剂更深地驱动到掺杂的半导体层220中，并最终驱动到半导体底层210中。对于其它n型掺杂剂和/或其它半导体，可以使用包括但不限于氮化气氛的其它气氛来提供类似的效果。类似地，诸如b的p型掺杂剂在si的氮化物中具有有限的溶解度和扩散性。这些p型掺杂剂可以以类似于雪犁效应的方式在氮化物前沿处偏析。(p型)掺杂的半导体层的氮化将p型掺杂剂更深地驱动到掺杂的半导体层220中，然后驱动到半导体底层210中。对于其它p型掺杂剂和/或其他它半导体，可以使用另一种气氛来获得类似的效果。因此，低温退火与氧化或氮化结合将掺杂剂驱动到半导体底层210中。因此可以认为步骤104对n型掺杂剂或p型掺杂剂进行低温雪犁效应。因此，半导体底层210可以被掺杂。

图2b绘出在执行步骤104之后的半导体器件200。因此，掺杂的半导体层220已经与该气氛反应而变成牺牲层220'。在所示的实施方式中，掺杂的半导体层220已经被完全消耗。在另一些实施方式中，掺杂的半导体层220可能没有被完全消耗。因此，可以存在牺牲层220'和半导体层的剩余部分(未示出)。牺牲层220'可以是半导体的氧化物或氮化物并可以随后被去除。半导体底层210'具有掺杂区212，该掺杂区212包括通过uvlt退火从掺杂的半导体层220驱入的掺杂剂。掺杂区212可以是高掺杂的。例如，掺杂区的浓度可以是10¹⁹/cm³-10²²/cm³。在一些这样的实施方式中，掺杂剂浓度可以是10²⁰/cm³-10²¹/cm³。在可选的实施方式中，其它浓度也是可能的。此外，由于用于该退火的低温度，掺杂区212具有尖锐的转变。例如，在一些实施方式中，转变可以为大约2nm/decade或更尖锐。在可选的实施方式中，其它转变也是可能的。

经由步骤106去除牺牲层220'。在步骤106中可以使用对于氧化物或氮化物的适合的去除化学物质。此外，去除工艺应当对下面的掺杂的半导体底层210'具有高选择性。例如，湿hf溶液或原子层蚀刻(ale)可以用于氧化物牺牲层220'。类似地，ale去除工艺可以用于氮化物牺牲层220'。

图2c绘出在执行步骤106之后的半导体器件200。因此，牺牲层220'已经被去除。具有高掺杂的结212的半导体底层210'和之前形成的结构202保留。

然后可以经由步骤108完成半导体器件的制造。例如，如果掺杂的半导体底层210'是si鳍，则区域212可以形成源极和漏极。然后可以在区域212上提供金属环绕接触。或者，rsd技术可以用于形成高掺杂的源极和漏极。如果掺杂的半导体底层210'形成在蚀刻掉源极和漏极之后暴露的硅沟道的一部分，则掺杂区212可以形成用于sb-cmos器件的陡峭结。在去除牺牲层220'之后还可以形成金属源极和漏极。其它器件也可以由包括高掺杂的尖锐转变区212的掺杂的半导体层210'形成。

方法100将掺杂剂驱动到半导体底层210中，诸如sb-cmos器件的未掺杂的、未凹陷的硅鳍或沟道区域。结果，可以实现高掺杂浓度的结212。由于使用低的温度，掺杂剂不太可能扩散。这可以允许实现高的结陡峭。可以为以按比例缩小的节点(诸如22/14nm节点)使用的器件提供高掺杂剂浓度和结陡峭。此外，牺牲层220'可以相对容易地去除，留下具有掺杂区212的鳍、沟道或其它结构。然后可以完成所需器件的制造。因此，用于诸如cmosfinfet的半导体器件的非常高的掺杂浓度和非常陡峭的结转变可以在非常低的特征距离获得。因此，可以增强已经按比例放大的器件的性能。

图3是绘出用于提供高n掺杂的n-fet的方法110的示范性实施方式的流程图。为简单起见，一些步骤可以被省略、以另一顺序执行和/或组合。此外，方法110可以在已经执行形成半导体器件的其它步骤之后开始。图4a-图4d绘出在使用方法110的制造期间cmosn-fet器件250的示范性实施方式的部分。为简单起见，不是所有的部件都在图4a-图4d中示出。图4a-图4d没有按比例。因此，在半导体器件250的背景下描述方法110。方法110可以在制造nmos器件250中的已经执行的许多其它步骤之后开始。

经由步骤112为cmos器件250提供半导体鳍。此外，经由步骤114还提供虚设栅极和间隔物。可以以常规的方式执行步骤112和114。通常，所提供的半导体鳍由未掺杂的硅形成。对于n-fet，所提供的间隔物通常是硅氮化物或sico。

经由步骤116提供硬掩模。硬掩模覆盖其中形成p-fet器件的区域，但是暴露其中形成n-fet器件的区域。期望步骤116中提供的硬掩模不仅保护p-fet器件免受下面描述的为形成掺杂区执行的工艺的影响，而且还选择性地从硅鳍/沟道和间隔物可移除。下面要进行的工艺之一是在气氛(诸如氧化或氮化气氛)中进行uvlt退火。会希望硬掩模具有高抗氧化性。在另一些实施方式中，会希望硬掩模具有高抗氮化性。此外，期望硬掩模与si鳍和间隔物之间的去除选择性是高的。还希望硬掩模是高度共形且薄的。例如，硬掩模可以是大约至少1或2纳米且不超过10纳米厚。在一些实施方式中，期望硬掩模不超过5纳米厚。

为了从si鳍和间隔物去除硬掩模，硬掩模应当对于期望的去除工艺相对于鳍和间隔物材料的去除表现出高的选择性。例如，如果使用硅氮化物间隔物，则可以使用诸如sico、al2o3、tio2、sio2、tin、tan等材料的硬掩模。这样的硬掩模可以经由相对于硅氮化物间隔物具有高选择性的湿hf溶液或原子层蚀刻去除。如果使用sico间隔物，则可以使用诸如sio2、si3n4、al2o3、tio2、tin等材料的硬掩模。sico不与hf溶液反应，而这样的硬掩模材料可使用湿hf蚀刻去除。例如，通过添加氟化物和硅化合物来改性磷酸，可以实现si3n4相对于sio2的极高选择性。热的h2o2溶液可以用ald-al2o3硬掩模去除tio2。因此，可以通过湿蚀刻以期望的方式去除硬掩模。使用优化的碳氟化合物等离子体，经由ale相对于si3n4去除sio2具有高选择性。在ale中使用交替的c4f4和氩等离子体，可以以非常精确和自限制的方式相对于氮化物和硅去除sio2。通过向fc化学物质添加额外的氢等离子体步骤，可以在ale中实现si3n4相对于sio2的高选择性。通过经由ale用电子束产生的低电子温度等离子体优化基于碳氟化合物的化学物质，可以实现si3n4相对于sio2和多晶硅的非常高的选择性。因此，在一些实施方式中，硬掩模可以是通过ale可去除的。因此，通过适当选择硬掩模材料和蚀刻化学物质，可以在步骤116中提供硬掩模，该硬掩模保护p-fet器件区域免受诸如期望气氛中的uvlt退火的工艺的影响，是薄的并且可以从鳍和间隔物选择性地去除。

经由步骤118执行清洁工艺以去除n-fet器件的si鳍的表面上的氧化物。例如，可以应用非原位hf浸渍和原位siconi(来自amat)或化学氧化物去除(cor)。该工艺配置为从鳍的可形成n型源极和漏极的区域去除非常薄(例如小于1纳米厚)的自然氧化物。

图4a绘出在执行步骤118之后的cmos器件250。已经形成用于p-fet器件的鳍252以及用于n-fet器件的鳍254。在所示的实施方式中，鳍252和254是未掺杂的si。还示出虚设栅极256和间隔物258。为清楚起见，仅标记了间隔物258中的一些。还在用于p-fet器件的鳍252上提供硬掩模260。如上所述，选择用于硬掩模260的材料取决于用于间隔物258的材料。因此，硬掩模260可以是从si鳍252和间隔物258可去除的，但是保护鳍252免受下面描述的uvlt退火影响。此外，步骤118已经从鳍254的与间隔物258相邻的暴露区域去除任何自然氧化物。这些结构可以形成在晶片(未明确示出)上。该晶片可以包括但不限于硅、srb(应变减轻的sige缓冲)上的含硅材料(例如包括si或sige)、soi(绝缘体上硅)、应变soi(ssoi)或应变sigeoi(ssigeoi)，具有各种取向包括但不限于(100)和(110)。si鳍254对应于图2a-图2c和方法100的半导体底层252。

经由步骤120，高n掺杂的si层沉积在器件250上。在一些实施方式中，硅层可以是非晶硅和/或多晶硅。n型掺杂剂可以是p、as、sb和/或另一种n型掺杂剂。图4b绘出在执行步骤120之后的cmos器件250。因此，n掺杂的si层262已经沉积在n-fet鳍254和p-fet鳍252两者上。然而，由于硬掩模260，n掺杂的si层262不接触si鳍252。在一些实施方式中，n掺杂的si层262具有至少1纳米且不大于10纳米的厚度。例如，该厚度可以名义上为3纳米至10纳米。在一些实施方式中，n掺杂的si层262的厚度为至少1纳米且不大于5纳米厚。n掺杂的si层262对应于图2a-图2c和方法100的掺杂的半导体层220。

经由步骤122，可以在一气氛中执行n掺杂的si层262的uvlt退火，其可以将n型掺杂剂驱动到si鳍254中。由于退火由紫外光辅助，所以可以使用较低的退火温度。低退火温度可以是至少四百摄氏度且不高于七百摄氏度。在一些实施方式中，退火温度为至少五百摄氏度。在一些实施方式中，最大退火温度可以是六百摄氏度。这样的较低的退火温度在紫外光提供的帮助下仍然能够驱动n掺杂的si层262中的掺杂剂。

期望在方法110中氧化n掺杂的si层。因此，在步骤122中使用氧化气氛。例如，在uvlt退火中可以使用具有或不具有uv辅助的蒸汽或臭氧。结果，在步骤122中，n掺杂的si层262中的一些或全部可以被转变为牺牲氧化物层。惰性气体诸如氩也可以在接近uvlt退火的结束时流动，以确保n掺杂的si层262中的硅被消耗。在一些这样的实施方式中，在步骤122中消耗所有的n掺杂的si层262。因此，n掺杂的si层262可以被完全转变为氧化物层。此外，氧化气氛中的uvlt退火有效地利用雪犁效应以驱动n型掺杂剂从n掺杂的si层262到si鳍254中。因此，si鳍254可以被掺杂。

图4c绘出在执行步骤122之后的cmos器件250。因此，n掺杂的si层262已经与气氛反应而变成牺牲氧化物层262'。在所示的实施方式中，n掺杂的si层262已经被完全消耗。因此，在图4c中它已经用牺牲氧化物层262'代替。si鳍254'具有n掺杂区264，其包括通过uvlt退火从n掺杂的si层262驱入的n型掺杂剂。掺杂区264可以是高掺杂的并具有尖锐的转变。例如，掺杂区264的浓度可以是10¹⁹/cm³-10²²/cm³。在一些这样的实施方式中，掺杂剂浓度可以是10²⁰/cm³-10²¹/cm³。其它浓度是可能的。在一些实施方式中，掺杂区264的转变可以为大约2nm/decade或更尖锐。在可选的实施方式中，其它转变也是可能的。

经由步骤124去除牺牲氧化物层262'。在步骤124中可以使用用于氧化物的适合的去除化学物质和工艺。此外，去除工艺相对于下面的掺杂的si鳍254'和间隔物258具有高选择性。例如，ale可以用于去除牺牲氧化物层262'而不损坏下面的结构254'和258。图4d绘出在执行步骤124之后的cmos器件250。因此，已经去除了牺牲氧化物层262'。具有高掺杂的尖锐的转变结264的si鳍254'、间隔物258和虚设栅极256保留。

然后，可以通过步骤126完成cmos器件的制造。例如，然后可以在区域264上提供金属环绕接触。在一些实施方式中，金属接触可以由诸如ti、w、co或cu的材料形成，并可以是至少3纳米且不大于10纳米厚。或者，rsd技术可以用于形成高掺杂的源极和漏极。如果要形成sb-cmos器件，则可以在掺杂的si鳍254'上提供诸如ti、v、yb、er的金属或具有接近导带边缘的功函数的其它金属。在一些实施方式中，金属为至少1纳米且不超过10纳米厚。随后可以沉积后续金属诸如w或tin，以完成sb-cmos器件的源极漏极形成。其它器件也可以由包括高掺杂的尖锐转变区264的si鳍254'形成。

方法110将掺杂剂驱动到si鳍254中。结果，可以形成高掺杂浓度、尖锐的转变结264。高掺杂剂浓度和结陡峭可以被提供用于以按比例缩小的节点处使用的n型finfet器件。因此，用于cmos器件诸如cmosfinfet的非常高的掺杂浓度和非常陡峭的结转变可以在非常低的特征距离获得。因此，可以增强已经按比例放大的器件的性能。

图5是绘出用于提供高p掺杂的p-fet的方法130的示范性实施方式的流程图。为简单起见，一些步骤可以被省略、以另一顺序执行和/或组合。此外，方法130可以在已经执行的形成半导体器件的其它步骤之后开始。图6a-图6d绘出在使用方法130的制造期间cmosp-fet器件250a的示范性实施方式的部分。为简单起见，不是所有的部件都在图6a-图6d中示出。图6a-图6d没有按比例。因此，在半导体器件250a的背景下描述方法130。方法130可以在制造pmos器件250a中已经执行的许多其它步骤之后开始。cmos器件250a类似于图4a-图4d中绘出的器件250。因此，类似的部件具有相似的标记。

经由步骤132，为cmos器件250a提供半导体鳍。此外，还经由步骤134提供虚设栅极和间隔物。步骤132和134可以以常规的方式执行，并类似于方法110的步骤112和114。通常，所提供的半导体鳍由未掺杂的硅形成。对于p-fet，所提供的间隔物通常是sico或硅氮化物。

经由步骤136提供硬掩模。硬掩模覆盖其中形成n-fet器件的区域，但是暴露其中形成p-fet器件的区域。期望步骤136中提供的硬掩模不仅保护n-fet器件免受下面描述的为了形成掺杂区而执行的工艺的影响，而且还选择性地从硅鳍/沟道和间隔物可去除。下面要进行的工艺之一是在诸如氮化气氛的气氛中进行uvlt退火。会希望硬掩模具有高的抗氮化性。此外，希望硬掩模与si鳍和间隔物之间的去除选择性是高的。还希望硬掩模是高度共形且薄的。例如，硬掩模可以为大约至少1或2纳米且不超过10纳米厚。在一些实施方式中，希望硬掩模不超过5纳米厚。

为了从si鳍和间隔物去除硬掩模，硬掩模应当对期望的去除工艺表现出对于鳍和间隔物的高的去除选择性。例如，如果使用硅氮化物间隔物，则可以使用诸如sico、al2o3、tio2、sio2、tin、tan等材料的硬掩模。这样的硬掩模可以通过相对于硅氮化物间隔物具有高选择性的湿hf溶液或原子层蚀刻去除。如果使用sico间隔物，则可以使用诸如sio2、si3n4、al2o3、tio2、tin等材料的硬掩模。在另一些实施方式中，硬掩模可以是双层，诸如sio2/si3n4双层、al2o3/si3n4双层和tio2/si3n4双层。可以使用与sico不反应的hf溶液或通过ale进行硬掩模的去除。因此，通过适当选择硬掩模材料和去除化学物质，可以在步骤136中提供硬掩模，该硬掩模保护n-fet器件区域免受诸如希望气氛中的uvlt退火的工艺的影响，是薄的并可以从鳍和间隔物选择性地去除。

经由步骤138，执行清洁工艺以去除用于p-fet器件的si鳍的表面上的氧化物。步骤138类似于方法110的步骤118。以上对于方法110描述的工艺可以用于步骤138。

图6a绘出在执行步骤138之后的cmos器件250a。已经形成了用于p-fet器件的鳍252以及用于n-fet器件的鳍254。在所示的实施方式中，鳍252和254是未掺杂的si。还示出虚设栅极256和间隔物258。为清楚起见，仅标记间隔物。硬掩模260a也已经提供在用于n-fet器件的鳍254上。如上所述，选择用于硬掩模260a的材料取决于用于间隔物258的材料。因此，硬掩模260a可以是从si鳍252和间隔物258可去除的，但是保护鳍254免受下面描述的uvlt退火影响。此外，步骤138已经从鳍252的与间隔物258相邻的暴露区域去除任何自然氧化物。这些结构可以形成在晶片(未明确示出)上。晶片可以包括但不限于硅、srb(应变减轻的sige缓冲)上的含硅材料(例如包括si或sige)、soi(绝缘体上硅)、应变soi(ssoi)或应变sigeoi(ssigeoi)，具有各种取向包括但不限于(100)和(110)。si鳍252对应于图2a-图2c和方法100的半导体底层252。

经由步骤140，高p掺杂的si层沉积在器件250a上。在一些实施方式中，硅层可以是非晶硅和/或多晶硅。p型掺杂剂可以是b和/或另一种p型掺杂剂。图6b绘出在执行步骤140之后的cmos器件250a。因此，p掺杂的si层262a已经沉积在n-fet鳍254和p-fet鳍252两者上。然而，由于硬掩模260a，p掺杂的si层262a不接触si鳍254。在一些实施方式中，p掺杂的si层262a具有至少1纳米且不大于10纳米的厚度。例如，该厚度可以名义上为3纳米至10纳米。在一些实施方式中，p掺杂的si层262a的厚度为至少1纳米且不大于5纳米厚。p掺杂的si层262a对应于图2a-图2c和方法100的掺杂的半导体层220。

经由步骤142，在一气氛中执行p掺杂的si层262a的uvlt退火，其可以将p型掺杂剂驱动到si鳍252中。由于退火由紫外光辅助，所以可以使用较低的退火温度。低退火温度可以是至少四百摄氏度且不高于七百摄氏度。在一些实施方式中，退火温度为至少五百摄氏度。在一些实施方式中，最大退火温度可以是六百摄氏度。这样的较低的退火温度在紫外光的帮助下仍然能够驱动p掺杂的si层262a中的掺杂剂。

期望在方法130中对p掺杂的si层262a进行氮化。因此，在步骤142中使用氮化气氛。例如，在uvlt退火中可以使用具有uv辅助的氮。结果，在步骤142中，p掺杂的si层262a中的一些或全部可以被转变为牺牲氮化物层。惰性气体诸如氩也可以在接近uvlt退火的结束时流动，以确保p掺杂的si层262a中的硅被消耗。在一些这样的实施方式中，在步骤142中消耗所有的p掺杂的si层262a。因此，p掺杂的si层262a可以被完全转变为牺牲氮化物层。此外，氮化气氛中的uvlt有效地使用类似于雪犁效应的效果以将p型掺杂剂从p掺杂的si层262a驱动到si鳍252中。因此，si鳍252可以被掺杂。

图6c绘出在执行步骤142之后的cmos器件250a。因此，p掺杂的si层262a已经与气氛反应而变成牺牲氮化物层262a'。在所示的实施方式中，p掺杂的si层262a已经被完全消耗。因此，在图6c中它已经用牺牲氧化物层262a'代替。si鳍252'具有p掺杂区266，其包括通过uvlt退火从p掺杂的si层262a驱入的p型掺杂剂。掺杂区266可以是高掺杂的并具有尖锐的转变。例如，掺杂区266的浓度可以是10¹⁹/cm³-10²²/cm³。在一些这样的实施方式中，掺杂剂浓度可以是10²⁰/cm³-10²¹/cm³。其它浓度是可能的。在一些实施方式中，掺杂区264的转变可以为大约2nm/decade或更尖锐。在可选的实施方式中，其它转变也是可能的。

经由步骤144去除牺牲氮化物层262a'。在步骤144中可以使用用于氮化物的适合的去除化学物质和工艺。此外，去除工艺相对于下面的掺杂的si鳍254和间隔物258具有高选择性。例如，ale可以用于去除氮化物牺牲层262a'而不损坏下面的结构252'和258。图6d绘出在执行步骤144之后的cmos器件250a。因此，已经去除牺牲氮化物层262a'。具有高掺杂的尖锐转变结266的si鳍252'、间隔物258和虚设栅极256保留。

然后可以经由步骤146完成cmos器件的制造。例如，然后可以在区域266上提供金属环绕接触。在一些实施方式中，金属接触可以由诸如ti、w、co或cu的材料形成，并可以是至少3纳米且不大于10纳米厚。或者，rsd技术可以用于形成高掺杂的源极和漏极。如果要形成sb-cmos器件，则可以在掺杂的si鳍252'上提供诸如ni、pd和/或co的贵金属。在一些实施方式中，金属为至少1纳米且不超过10纳米厚。随后可以沉积后续金属诸如w或tin以完成sb-cmos器件的源极漏极形成。其它器件也可以由包括高掺杂的尖锐转变区266的si鳍252'形成。

方法130将掺杂剂驱动到si鳍252'中。结果，可以形成高掺杂浓度、尖锐的转变结266。高掺杂剂浓度和结陡峭可以为以按比例缩小的节点使用的p型finfet器件提供。因此，用于cmos器件诸如cmosfinfet的非常高的掺杂浓度和非常陡峭的结转变可以在非常低的特征距离获得。因此，可以增强已经按比例放大的器件的性能。

已经关于方法100、110和130以及器件200、250和250a描述了各种特征。本领域普通技术人员将认识到，这些特征可以以未示出的且不与这里描述的器件和方法矛盾的方式组合。

图7是绘出用于提供sb-cmos器件的方法150的示范性实施方式的流程图。为简单起见，一些步骤可以被省略、以另一顺序执行和/或组合。此外，方法150可以在已经执行的形成半导体器件的其它步骤之后开始。图8a-图8d绘出在使用方法150的制造期间sb-cmos器件270的示范性实施方式的部分。为简单起见，不是所有的部件都在图8a-图8d中示出。图8a-图8d没有按比例。因此，在sb半导体器件270的背景下描述方法150。方法150可以在制造cmos器件270中已经执行的许多其它步骤之后开始。

经由步骤152提供硬掩模。硬掩模覆盖其中形成一种掺杂剂类型的器件的区域，但是暴露其中形成另一种掺杂剂类型的器件的区域。例如，如果使用方法150形成n型sb器件，则步骤152中提供的硬掩模覆盖其中形成p型sb器件的区域。相反，如果形成p型sb器件，则步骤152中提供的掩模覆盖形成n型sb器件的区域。希望步骤152中提供的硬掩模不仅保护器件的一部分不受下面描述的形成掺杂区而执行的工艺的影响，而且还选择性地从硅鳍/沟道和间隔物可去除。下面要进行的工艺之一是在气氛(诸如氧化气氛或氮化气氛)中的uvlt退火。会希望硬掩模具有高的抗氧化性或抗氮化性。而且，希望硬掩模和下面结构之间的去除选择性是高的。还希望硬掩模是高度共形且薄的。例如，硬掩模可以为大约至少1或2纳米且不超过10纳米厚。在一些实施方式中，希望硬掩模不超过5纳米厚。

例如，取决于下面的结构，可以使用诸如sico、al2o3、tio2、sio2、tin、tan、si3n4等材料的硬掩模。在另一些实施方式中，硬掩模可以是双层，sio2/si3n4双层、al2o3/si3n4双层和tio2/si3n4双层。硬掩模可以通过ale、湿蚀刻或对下面的结构不产生不利影响的其它工艺来去除。因此，通过适当选择硬掩模材料和蚀刻化学物质，可以在步骤152中提供硬掩模，该硬掩模保护希望的掺杂剂类型的区域免受诸如在希望气氛中的uvlt退火的工艺影响，是薄的并可以选择性地去除。

经由步骤154蚀刻源极区域和漏极区域。随后提供金属源极和漏极结构，因为正在制造的器件270是sb-cmos器件。经由步骤156，执行清洁工艺以去除源极和/或漏极区域的暴露边缘上的氧化物。步骤156类似于方法110和130的步骤118和138。以上对于方法110描述的工艺可以用于步骤156。

图8a绘出在执行步骤156之后的sb-cmos器件270。示出用于正被制造的器件的沟道272。这些沟道可以被看作具有第一导电/掺杂剂类型。还示出用于其余器件的沟道材料274。此沟道材料274具有与沟道272相反的导电/掺杂剂类型。例如，如果沟道272用于n型器件，则材料274用于p型器件。相反，如果沟道272用于p型器件，则材料274用于n型器件。sb-cmos器件270还包括栅极276和绝缘体278。还在区域274上提供硬掩模280。如上所述，被选择用于硬掩模280的材料取决于用于绝缘体278的材料。因此，硬掩模280可以从结构272、274、276和278去除，但是保护结构274免受下面描述的uvlt退火的影响。步骤154形成沟槽273(为简单起见，仅标记其中的两个)。步骤156已经从沟槽273的暴露边缘去除任何自然氧化物。这些结构可以形成在晶片(未明确示出)上。晶片可以包括但不限于硅、srb(应变减轻的sige缓冲)上的含硅材料(例如包括si或sige)、soi(绝缘体上硅)、应变soi(ssoi)或应变sigeoi(ssigeoi)，具有各种取向包括但不限于(100)和(110)。沟道材料272对应于图2a-图2c和方法100的半导体底层252。

经由步骤158，在器件270上沉积高掺杂的si层。在一些实施方式中，硅层可以是非晶硅和/或多晶硅。掺杂剂的类型取决于沟道272和正形成的器件。对于n型sb器件，n型掺杂剂可以是p、as、sb和/或另一种n型掺杂剂。对于p型sb器件，p型掺杂剂可以是b和/或另一种p型掺杂剂。图8b绘出在执行步骤158之后的sb器件270。因此，掺杂的si层282已经沉积在与器件的具有第一导电类型的沟道272和具有第二导电类型的沟道材料274邻接的沟槽273上。然而，由于硬掩模280，掺杂的si层282不接触si274。在一些实施方式中，掺杂的si层282具有至少1纳米且不大于10纳米的厚度。例如，该厚度可以名义上为3纳米至10纳米。在一些实施方式中，掺杂的si层282的厚度为至少1纳米且不大于5纳米厚。掺杂的si层282对应于图2a-图2c和方法100的掺杂的半导体层220。

经由步骤160，在一气氛中执行掺杂的si层282的uvlt退火，其可以将掺杂剂驱动到沟道272中。由于退火由紫外光辅助，所以可以使用较低的退火温度。低退火温度可以是至少四百摄氏度且不高于七百摄氏度。在一些实施方式中，退火温度为至少五百摄氏度。在一些实施方式中，最大退火温度可以是六百摄氏度。这样的较低的退火温度在紫外光的帮助下仍然能够驱动掺杂的si层282中的掺杂剂。

在方法150中，期望掺杂的si层282被氧化或氮化。对于si层282的n型掺杂剂，在步骤160中使用氧化气氛。例如，在uvlt退火中可以使用具有或不具有uv辅助的蒸汽或臭氧。对于si层282中的p型掺杂剂，在步骤160中使用氮化气氛。例如，具有uv辅助的氮可以用于uvlt退火。结果，在步骤160中，掺杂的si层282中的一些或全部可以被转变为牺牲氧化物层或牺牲氮化物层。惰性气体诸如氩也可以在接近uvlt退火的结束时流动以确保掺杂的si层282中的硅被消耗。在一些这样的实施方式中，在步骤160中消耗所有的掺杂的si层282。因此，掺杂的si层282可以完全转变为牺牲氧化物层或牺牲氮化物层。此外，氧化或氮化气氛中的uvlt有效地使用类似于雪犁效应的效果，以将n型或p型掺杂剂从掺杂的si层282驱动到沟道272中。因此，沟道272的边缘可以被掺杂。

图8c绘出在执行步骤160之后的sb器件270。因此，掺杂的si层282已经与气氛反应而变成牺牲氧化物或氮化物层282'。在所示的实施方式中，掺杂的si层282已经被完全消耗。因此，在图8c中它已经用牺牲氧化物/氮化物层282'代替。沟道272'具有n掺杂区284，其包括通过uvlt退火从掺杂的si层282驱入的掺杂剂。掺杂区286可以是高掺杂的并具有尖锐的转变。例如，掺杂区286的浓度可以是10¹⁹/cm³-10²²/cm³。在一些这样的实施方式中，掺杂剂浓度可以是10²⁰/cm³-10²¹/cm³。其它浓度是可能的。在一些实施方式中，掺杂区284的转变可以是大约2nm/decade或更尖锐。在可选的实施方式中，其它转变也是可能的。

经由步骤162去除牺牲氧化物或氮化物层282'。在步骤162中可以使用用于氧化物的适当的去除化学物质和工艺或用于氮化物的适当的去除化学物质和工艺。此外，去除工艺相对于下面的掺杂沟道区284和其它结构272'、274和276具有高选择性。例如，ale可以用于去除牺牲氧化物或氮化物层282'而不损坏下面的结构272'、284、278和280。这样的步骤将暴露沟槽273。因此，可以经由步骤166沉积金属源极和/或漏极。因此，形成sb器件。

图8d绘出在执行步骤164之后的sb器件270。因此，已经去除牺牲氮化物层282'。还形成了金属源极和/或漏极286。此外，沟道272'的边缘已经被掺杂。这些区域284可以是高掺杂的并具有尖锐的转变结。因此，可以减轻肖特基势垒的大小。

方法150将掺杂剂驱动到沟道272'中。结果，可以在金属源极/漏极286和沟道272'之间形成高掺杂浓度的尖锐转变区284。这可以减小sb器件270的肖特基势垒的尺寸。因此可以提高sb器件270的性能。

已经关于方法100、110、130和150以及器件200、250、250a和270描述了各种特征。本领域普通技术人员将认识到，这些特征可以以未示出的且与这里描述的器件和方法不矛盾的方式组合。

已经描述了用于以较小尺寸的节点提供具有高掺杂的陡峭结的cmos器件的方法和系统。已经根据所示的示范性实施方式描述了该方法和系统，并且本领域普通技术人员将容易认识到，可以对实施方式进行变化，并且任何变型都将在该方法和系统的精神和范围内。因此，本领域普通技术人员可以进行许多修改，而没有脱离权利要求书的精神和范围。

本申请要求于2017年10月26日提交且名称为“methodofsourceanddraindopingforcmosarchitectureincludingfinfet(用于包括finfet的cmos结构的源极和漏极掺杂的方法)”的美国临时专利申请第62/577,555号的权益以及于2018年1月23日提交且名称为“methodforformingmulti-vtdevicesforcmos(用于形成用于cmos的多vt器件的方法)”的美国专利申请第15/877,931号的权益，它们被转让给本申请的受让人，并通过引用结合于此。