优化热分布的碳化硅肖特基二极管及其制造方法与流程

本发明涉及半导体技术领域，尤其涉及一种优化热分布的碳化硅肖特基二极管及其制造方法。

背景技术：

功率器件及其模块为实现多种形式电能之间转换提供了有效的途径，在国防建设、交通运输、工业生产、医疗卫生等领域得到了广泛应用。自上世纪50年代第一款功率器件应用以来，每一代功率器件的推出，都使得能源更为高效地转换和使用。

传统功率器件及模块由硅基功率器件主导，主要以晶闸管、功率pin器件、功率双极结型器件、功率mosfet以及绝缘栅场效应晶体管等器件为主，在全功率范围内均得到了广泛的应用，以其悠久历史、十分成熟的设计技术和工艺技术占领了功率半导体器件的主导市场。然而，随着功率半导体技术发展的日渐成熟，硅基功率器件其特性已逐渐逼近其理论极限。研究人员在硅基功率器件狭窄的优化空间中努力寻求更佳参数的同时，也注意到了sic、gan等第三代宽带隙半导体材料在大功率、高频率、耐高温、抗辐射等领域中优异的材料特性。

碳化硅(sic)材料凭借其优良的性能成为了国际上功率半导体器件的研究热点。碳化硅(sic)相比传统的硅材料具有禁带宽度大、击穿场强高、热导率高等优势。禁带宽度大使碳化硅的本征载流子浓度低，从而减小了器件的反向电流；高的击穿场强可以大大提高功率器件的反向击穿电压，并且可以降低器件导通时的电阻；高热导率可以大大提高器件可以工作的最高工作温度；并且在众多高功率应用场合，比如：高速铁路、混合动力汽车、智能高压直流输电等领域，碳化硅基器件均被赋予了很高的期望。同时，碳化硅功率器件能够有效降低功率损耗，故此被誉为带动“新能源革命”的“绿色能源”器件。

目前，碳化硅功率器件主要包括二极管和mosfet。对于碳化硅二极管，额定电流是指能够长期连续工作的电流，现有的碳化硅二极管在导通电流时，芯片中央的电流密度高于芯片边缘，这导致芯片中央的温度高于芯片边缘，这种电流分布不均匀的现象会严重降低器件的额定电流。故而，亟需一种能使得芯片温度分布均匀的碳化硅肖特基二极管结构，以克服现有技术所存在的不足。

技术实现要素：

为了解决现有技术中存在的不足，本发明提供一种优化热分布的碳化硅肖特基二极管及其制造方法，能够明显抑制芯片中央电流集中的现象，从而使得芯片中央的温度下降。

根据本发明提供的技术方案，本发明的第一方面，提供一种优化热分布的碳化硅肖特基二极管，所述优化热分布的碳化硅肖特基二极管的元胞结构包括：自下而上依次设置阴极电极，n型碳化硅衬底，n型外延层和阳极电极；所述n型外延层的上表面中部形成电流抑制区，所述电流抑制区中间隔地分布多个第二p型阱区，相邻两个第二p型阱区之间形成第二n型阱区；所述电流抑制区周围的n型外延层上表面间隔地分布多个第一p型阱区，相邻两个所述第一p型阱区之间形成第一n型阱区。

进一步地，所述第二p型阱区在电流抑制区中的面积占比为a，第一p型阱区在芯片去除电流抑制区上的面积占比为b，所述a大于b。

进一步地，所述电流抑制区在整个芯片内的面积占比为10%至90%。

作为本发明的第二方面，提供一种优化热分布的碳化硅肖特基二极管的制造方法，所述优化热分布的碳化硅肖特基二极管的制造方法具体包括以下步骤：

s1：提供n型碳化硅衬底；

s2：采用外延工艺，在所述n型碳化硅衬底的上表面生长出n型外延层；

s3：在所述n型外延层的上表面上注入p型杂质，从而由n型外延层的上表面向内形成第一n型阱区、第二n型阱区、第一p型阱区和第二p型阱区；第二p型阱区和第二n型阱区共同形成电流抑制区；

s4：在所述n型碳化硅衬底的下表面和阱区上表面上淀积金属形成电极。

进一步地，所述电流抑制区位于n型外延层的上表面中部；所述第二p型阱区和第二n型阱区在电流抑制区中间隔交替分布；第一n型阱区和第一p型阱区在电流抑制区的外周间隔交替分布。

进一步地，所述s3具体包括以下步骤：

s310：在所述n型外延层的上表面中部形成电流抑制区，在所述电流抑制区位置处的n型外延层上表面上注入p型杂质，从而形成第二p型阱区和第二n型阱区，所述第二p型阱区和第二n型阱区在n型外延层中间隔交替分布；

s320：在所述电流抑制区周围的n型外延层上表面上注入p型杂质，从而形成第一p型阱区和第一n型阱区，所述第一p型阱区和第一n型阱区在电流抑制区周围间隔交替分布。

进一步地，所述电流抑制区在整个芯片内的面积占比为10%至90%。

进一步地，第二p型阱区在电流抑制区中的面积占比为a，第一p型阱区在芯片去除电流抑制区上的面积占比为b，所述a大于b。

从以上所述可以看出，本发明提供的优化热分布的碳化硅肖特基二极管及其制造方法，与现有技术相比具备以下优点：由于本发明包括位于芯片中部电流抑制区的第二p型阱区和位于电流抑制区周围的所述第一p型阱区，并且第二p型阱区在电流抑制区中的面积占比为a，第一p型阱区在芯片去除电流抑制区上的面积占比为b，所述a大于b，从而使得在器件导通电流时，电流抑制区内的电流密度小于其外围的电流密度，通过这种手段能够明显抑制芯片中央电流集中的现象，从而使得芯片中央的温度下降。通过控制电流抑制区的大小或者第二p型阱区在所述电流抑制区内的面积占比，可以调节芯片中央的温度，合适的电流抑制区占比可以使得芯片表面的温度达到均匀状态。这样，在同样的封装形式下，本发明由于热分布更加的均匀，因此能够获得更大的额定电流。

附图说明

图1为第一p型阱区和第二p型阱区结构的第一种实施例。

图2为第一p型阱区和第二p型阱区结构的第二种实施例。

图3为第一p型阱区和第二p型阱区结构的第三种实施例。

图4为对本发明第二方面步骤s2中制得碳化硅n型外延层的剖视结构示意图。

图5为对本发明第二方面步骤s4中形成的第二p型阱区、n型阱区、第一p型阱区的剖视结构示意图。

图6为为本发明第二方面步骤s5阳极电极与阴极电极的剖视结构示意图，是沿着图1中的aa’截得的剖视结构示意图。

1.阴极电极，2.n型碳化硅衬底，3.n型外延层，4.第一p型阱区，5.第二p型阱区，6.第二n型阱区，7.阳极电极，8.电流抑制区，9.第一n型阱区，10.阱区上表面。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

作为本发明的第一方面，如图1至图6所示，提供优化热分布的碳化硅肖特基二极管，所述优化热分布的碳化硅肖特基二极管的元胞结构包括自下而上依次设置：阴极电极1、n型碳化硅衬底2、n型外延层3和阳极电极7，所述n型外延层3的上表面中部形成电流抑制区8，所述电流抑制区8中均匀间隔地分布多个第二p型阱区5，相邻两个第二p型阱区5之间形成第二n型阱区6；从而使得在电流抑制区8中，所述第二p型阱区5与第二n型阱区6交替分布。所述电流抑制区8周围的n型外延层3上表面均匀间隔地分布多个第一p型阱区4，相邻两个所述第一p型阱区4之间形成第一n型阱区9，从而使得在电流抑制区8周围的n型外延层3上表面上第一p型阱区4与第一n型阱区9交替分布。

对于第一p型阱区4和第二p型阱区5结构的第一种实施例：如图1所示，所述电流抑制区8为方形，并且所述电流抑制区8在整个芯片内的面积占比为10%。每个所述第二p型阱区5为条状，相邻第二p型阱区5相间隔，使得所有第二p型阱区5在电流抑制区8中呈条纹状分布；每个所述第一p型阱区4为条状，所有第一p型阱区4在电流抑制区8周围呈条纹状分布，并且所述第一p型阱区4与第二p型阱区5相连。

对于第一p型阱区4和第二p型阱区5结构的第二种实施例：如图2所示，所述电流抑制区8为方形，并且所述电流抑制区8在整个芯片内的面积占比为90%。每个所述第二p型阱区5为条状，第二p型阱区5相交错分布使得所有第二p型阱区5在电流抑制区8中呈网格状分布；每个所述第一p型阱区4为条状，第一p型阱区4相交错分布使得所有第一p型阱区4在电流抑制区8周围呈网格状分布，并且所述第一p型阱区4与第二p型阱区5相连。

对于第一p型阱区4和第二p型阱区5结构的第三种实施例：如图3所示，所述电流抑制区8为方形，并且所述电流抑制区8在整个芯片内的面积占比为30%。每个所述第二p型阱区5为条状，每个所述第二p型阱区5为块状，相邻的第二p型阱区5相间隔；每个所述第一p型阱区4为块状，相邻的第一p型阱区4相间隔。

对于上述第一p型阱区4和第二p型阱区5结构的第一种实施例至第二种实施例：第二p型阱区5在电流抑制区8中的面积占比为a，第一p型阱区4在芯片去除电流抑制区8上的面积占比为b，所述a大于b。

可以理解的是：由于本发明包括位于芯片中部电流抑制区8的第二p型阱区5和位于电流抑制区8周围的所述第一p型阱区4，并且第二p型阱区5在电流抑制区8中的面积占比为a，第一p型阱区4在芯片去除电流抑制区8上的面积占比为b，所述a大于b，从而使得在器件导通电流时，电流抑制区8内的电流密度小于其外围的电流密度，通过这种手段能够明显抑制芯片中央电流集中的现象，从而使得芯片中央的温度下降。通过控制电流抑制区8的大小或者第二p型阱区5在所述电流抑制区8内的面积占比，可以调节芯片中央的温度，合适的电流抑制区8占比可以使得芯片表面的温度达到均匀状态。这样，在同样的封装形式下，本发明由于热分布更加的均匀，因此能够获得更大的额定电流。

作为本发明的第二方面，提供优化热分布的碳化硅肖特基二极管的制造方法，所述优化热分布的碳化硅肖特基二极管的制造方法包括以下步骤：

s1：提供n型碳化硅衬底2；

s2：采用外延工艺，在所述n型碳化硅衬底2的上表面生长出n型外延层3；

s3：在所述n型外延层3的上表面上注入p型杂质，从而由n型外延层3的上表面向内形成第一n型阱区9、第二n型阱区6、第一p型阱区4和第二p型阱区5；第二p型阱区5和第二n型阱区6共同形成电流抑制区8；

s4：在所述n型碳化硅衬底的下表面和阱区上表面10上淀积金属形成电极。对于步骤s3具体包括以下实施方式：

第一种实施方式其如图1所示，具体包括以下步骤：

s310：在所述n型外延层3的上表面中部形成电流抑制区8，在所述电流抑制区8位置处的n型外延层3上表面上注入p型杂质，从而形成条状第二p型阱区5和条状第二n型阱区6，所述第二p型阱区5和第二n型阱区6在n型外延层3中间隔交替分布；

s320：在所述电流抑制区8周围的n型外延层3上表面上注入p型杂质，从而形成条状第一p型阱区4和条状第一n型阱区9，所述第一p型阱区4和第一n型阱区9在电流抑制区8周围间隔交替分布，从而形成条纹状的结构分布。

第二种实施方式其如图2所示，具体包括以下步骤：s310：在所述n型外延层3的上表面中部形成电流抑制区8，在所述电流抑制区8位置处的n型外延层3上表面上注入p型杂质，从而形成条状第二p型阱区5和条状第二n型阱区6；所述第二p型阱区5和第二n型阱区6在n型外延层3中间隔交替分布；第二p型阱区5相交错形成网状结构；

s320：在所述电流抑制区8周围的n型外延层3上表面上注入p型杂质，从而形成条状第一p型阱区4和条状第一n型阱区9，所述第一p型阱区4和第一n型阱区9在电流抑制区8周围间隔交替分布，第一p型阱区4相交错形成网状结构。

第三种实施方式为其如图3所示，具体包括以下步骤：

s310：在所述n型外延层3的上表面中部形成电流抑制区8，在所述电流抑制区8位置处的n型外延层3上表面上注入p型杂质，从而形成块状第二p型阱区5和块状第二n型阱区6；所述第二p型阱区5和第二n型阱区6在n型外延层3中间隔交替分布；相邻的第二p型阱区5相间隔，相邻的第二n型阱区6相间隔；

s320：在所述电流抑制区8周围的n型外延层3上表面上注入p型杂质，从而形成块状第一p型阱区4和块状第一n型阱区9，所述第一p型阱区4和第一n型阱区9在电流抑制区8周围间隔交替分布；相邻的第一p型阱区4相间隔，相邻的第一n型阱区9相间隔。

对于步骤s3的第一种实施方式至第三种实施方式：第二p型阱区5在电流抑制区8中的面积占比为a，第一p型阱区4在芯片去除电流抑制区8上的面积占比为b，所述a大于b。

可以理解的是：由于本发明包括位于芯片中部电流抑制区8的第一p型阱区4和位于电流抑制区8周围的所述第二p型阱区5，并且第二p型阱区5在电流抑制区8中的面积占比为a，第一p型阱区4在芯片去除电流抑制区8上的面积占比为b，所述a大于b，从而使得在器件导通电流时，电流抑制区8内的电流密度小于其外围的电流密度，通过这种手段能够明显抑制芯片中央电流集中的现象，从而使得芯片中央的温度下降。通过控制电流抑制区8的大小或者第二p型阱区5在所述电流抑制区8内的面积占比，可以调节芯片中央的温度，合适的电流抑制区8占比可以使得芯片表面的温度达到均匀状态。这样，在同样的封装形式下，本发明由于热分布更加的均匀，因此能够获得更大的额定电流。

所属领域的普通技术人员应当理解：以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的主旨之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。