半导体装置组合件、半导体装置及其制作方法与流程

本文中描述的实施例涉及半导体装置、半导体装置组合件及提供此类半导体装置及半导体装置组合件的方法。本发明涉及一种半导体装置，其具有从底表面延伸的多个柱，所述多个柱由填充有导电材料的通孔(本文中也称为穿硅通孔(tsv))形成。通孔可填充有铜、钨、多晶硅或类似物。多个柱可在邻近于半导体装置的侧而定位的矩形阵列中。

背景技术：

半导体装置组合件(包含(但不限于)存储器芯片、微处理器芯片、成像器芯片及类似物)通常包含安装在衬底上的半导体装置，例如裸片。半导体装置组合件可包含各种功能特征(例如存储器单元、处理器电路及成像器装置)，且可包含电连接到半导体装置组合件的功能特征的接合垫。半导体装置组合件可包含在封装内彼此堆叠且通过邻近装置之间的个别互连件彼此电连接的半导体装置。

可采用各种方法及/或技术以电互连半导体装置组合件中的邻近半导体装置及/或衬底。例如，可通过回流锡银(snag)(也称为焊料)以将柱连接到垫而形成个别互连件。通常，柱可从半导体装置的底表面向下朝向形成于另一半导体装置或衬底的顶表面上的垫延伸。焊球的网格阵列可用于将半导体装置组合件连接到电路板或其它外部装置。但是，在全部应用中，焊球的网格阵列可能不允许将半导体装置组合件连接到装置。此外，提供在连接到外部装置时允许测试能力的半导体装置组合件可为有利的。可存在额外缺点及劣势。

技术实现要素：

根据本发明的一个方面，提供一种半导体装置组合件，其包括：第一衬底，其具有第一表面及与所述第一表面相对的第二表面；第二衬底，其安置在所述第一衬底上方，所述第二衬底具有第一表面及与所述第一表面相对的第二表面；至少一个互连件，其在所述第二衬底的所述第二表面与所述第一衬底的所述第一表面之间；及至少一个柱，其从所述第一衬底的所述第二表面延伸，所述至少一个柱包括导电材料，电连接到所述至少一个互连件且邻近于所述第一衬底的侧而定位。

根据本发明的另一方面，提供一种半导体装置，其包括：衬底，其具有顶表面及与所述顶表面相对的底表面；至少一个垫，其在所述衬底的所述顶表面上，所述至少一个垫经配置以连接到来自半导体装置的柱；及多个柱，其从所述衬底的所述底表面延伸，每一柱包括导电材料，定位在邻近于所述衬底的侧而定位的矩形阵列中且电连接到所述顶表面上的所述至少一个垫。

根据本发明的又另一方面，提供一种制作半导体装置的方法，其包括：提供具有第一表面及与所述第一表面相对的第二表面的硅衬底；在所述硅衬底的所述第一表面上形成第一层；在所述硅衬底的所述第一层上形成第二层；产生至少一个穿硅通孔(tsv)，所述至少一个tsv从所述第二层延伸穿过所述第一层且到所述硅衬底中；用导电材料填充所述至少一个tsv，所述至少一个tsv邻近于所述硅衬底的侧而定位；在所述第二层上形成至少第三层，所述至少所述第三层包含经配置以连接到半导体装置的至少一个垫及所述至少一个填充tsv与所述至少一个垫之间的互连件；及从所述硅衬底的所述第二表面移除硅以暴露所述至少一个填充铜的tsv的一部分。

附图说明

图1是半导体装置组合件的实施例的横截面示意图。

图2是半导体装置组合件的实施例的横截面示意图。

图3是半导体装置组合件的实施例的横截面示意图。

图4是半导体装置组合件的实施例的横截面示意图。

图5是半导体装置的实施例的部分横截面示意图。

图6是半导体装置的实施例的底视图示意图。

图7a是半导体装置的实施例的横截面示意图。

图7b是半导体装置的实施例的横截面示意图。

图7c是半导体装置的实施例的横截面示意图。

图7d是半导体装置的实施例的横截面示意图。

图7e是半导体装置的实施例的横截面示意图。

图8是半导体装置的实施例的横截面示意图。

图9是制作半导体装置组合件的方法的一个实施例的流程图。

虽然本发明易于以多种修改及替代形式呈现，但特定实施例已通过实例在图式中展示且将在本文中详细描述。但是，应理解，本发明不意在限于所揭示的特定形式。而是，本发明应涵盖落入如由所附权利要求书界定的本发明的范围内的全部修改、等效物及替代方案。

具体实施方式

在本发明中，论述众多特定细节以提供对本发明的实施例的全面及授权描述。所属领域的技术人员将认知，可在不具有一或多个特定细节的情况下实践本发明。可能未展示及/或可能没有详细描述通常与半导体装置相关联的众所周知结构及/或操作以避免模糊本发明的其它方面。一般来说，应理解，除本文中揭示的特定实施例以外的各种其它装置、系统及/或方法可在本发明的范围内。

术语“半导体装置组合件”可指一或多个半导体装置、半导体装置封装及/或衬底(其可包含插入器、支撑件及/或其它适合衬底)的组合件。半导体装置组合件可制造为(但不限于)离散封装形式、条状或矩阵形式及/或晶片面板形式。术语“半导体装置”通常是指包含半导体材料的固态装置。半导体装置可包含例如半导体衬底、晶片、面板或来自晶片或衬底的单个裸片。半导体装置在本文中可指半导体裸片，但半导体装置不限于半导体裸片。

术语“半导体装置封装”可指其中一或多个半导体装置并入到共同封装中的布置。半导体封装可包含部分或完全囊封至少一个半导体装置的外壳或壳体。半导体封装也可包含承载一或多个半导体装置的衬底。衬底可附接到或以其它方式并入外壳或壳体内。

如本文中使用，术语“垂直”、“横向”、“上”及“下”可指图中展示的半导体装置及/或半导体装置组合件中的特征的相对方向或位置。例如，“上”或“最上”可指比另一特征更靠近页面顶部定位的特征。但是，应广义地解释这些术语以包含具有其它定向的半导体装置及/或半导体装置组合件，例如颠倒或倾斜定向，其中顶部/底部、上方/下方、在……上/在……下、上/下及左/右可取决于定向而互换。

本发明的各种实施例涉及半导体装置、半导体装置组合件及制作及/或操作半导体装置及/或半导体装置组合件的方法。在本发明的一个实施例中，一种半导体装置组合件包括具有第一表面及与所述第一表面相对的第二表面的第一衬底，其中第二衬底安置在所述第一衬底上方，所述第二衬底具有第一表面及与所述第一表面相对的第二表面。所述半导体装置组合件包含所述第二衬底的所述第二表面与所述第一衬底的所述第一表面之间的至少一个互连件及从所述第一衬底的所述第二表面延伸的至少一个柱，所述至少一个柱包括铜或类似物，电连接到所述至少一个互连件且邻近于所述第一衬底的侧而定位。

在本发明的一个实施例中，一种半导体装置包括具有顶表面及与所述顶表面相对的底表面的衬底，所述衬底的所述顶表面上具有至少一个垫，所述垫经配置以连接到来自半导体装置的柱。所述半导体装置包括从所述衬底的所述底表面延伸的多个柱，每一柱包括铜或类似物，定位在邻近于所述衬底的侧而定位的矩形阵列中且电连接到所述至少一个垫。

本发明的一个实施例是一种制作半导体装置的方法，其包括提供具有第一表面及与所述第一表面相对的第二表面的硅衬底。所述方法包括在所述硅衬底上形成第一层且在所述第一层上形成第二层。如受益于本发明的所属领域的一般技术人员将了解，所述第一层可包括多个层且所述第二层可包括多个层。所述方法包括产生从所述第二层延伸穿过所述第一层且到所述硅衬底中的至少一个tsv。所述方法包括用导电材料(例如铜或类似物)填充所述至少一个tsv，其中所述至少一个tsv邻近于所述硅衬底的侧而定位。所述方法包括在所述第二层上形成至少第三层，所述第三层包含经配置以连接到半导体装置的至少一个垫及所述至少一个填充tsv与所述至少一个垫之间的互连件。所述方法包括从所述硅衬底的所述第二表面移除硅以暴露所述至少一个填充tsv的一部分。

图1展示半导体装置组合件100a的实施例，其包含第一衬底110a及安置在第一衬底110a上方的第二衬底120a。第一衬底110a包含第一或顶表面111及与第一表面111相对的第二或底表面112。第一衬底110a包含第一表面111上的垫113及第二表面112上的多个垫116。多个柱115b从第一衬底110a的第二表面112延伸，其中柱115a的一部分定位在第一衬底110a内。通过用导电材料填充第一衬底110a中的tsv而形成柱115a、115b，如本文中论述。柱115a、115b邻近于第一衬底110a的侧而定位，如图1中展示。第一衬底110a内的互连件114电连接柱115a、115b与第一衬底110a的第一表面111上的垫113。同样地，第一衬底110a内的互连件114电连接第一衬底110a的第二表面112上的垫116与第一衬底110a的第一表面111上的垫113。

第二衬底120a包含第一或顶表面及与第一表面相对的第二或底表面。至少一个柱125从第二衬底120a的第二表面延伸。在第二衬底120a的柱125与定位在第一衬底110a的第一表面111上的垫113之间形成互连件140。互连件140电连接第一衬底110a与第二衬底120a。第三衬底120b安置在第二衬底120a上方，其中通孔135及互连件130将第三衬底120b电连接到第二衬底120a。同样地，第四衬底120c安置在第三衬底120b上方，其中通孔135及互连件130将第四衬底120c电连接到第三衬底120b。类似地，第五衬底120d安置在第四衬底120c上方，其中通孔135及互连件130将第五衬底120d电连接到第四衬底120c。如受益于本发明的所属领域的一般技术人员将了解，为清楚起见示意性地展示衬底110a、120a、120b、120c、120d之间的电互连件且它们可变化。也应注意，半导体装置组合件100a可仅仅包含第一衬底110a及第二衬底120a。

如受益于本发明的所属领域的一般技术人员将了解，互连件130、140将衬底110a、120a、120b、120c、120d中的每一者电连接在一起。定位在第一衬底110a的第二表面112上的垫116可为经配置以允许测试半导体装置组合件100a的测试垫。例如，探针可接触垫116中的一者以测试半导体装置组件100a的衬底110a、120a、120b、120c、120d中的任一者的操作功能性。第一衬底110a可为硅衬底。第二衬底120a、第三衬底120b、第四衬底120c及第五衬底120d可为各种半导体装置。例如，第二衬底120a、第三衬底120b、第四衬底120c及第五衬底120d可包括存储器堆叠。如受益于本发明的所属领域的一般技术人员将所了解，衬底的数量、配置、大小及/或位置可取决于应用而变化。例如，半导体装置组合件100a可包括比展示更多或更少的衬底。同样地，如受益于本发明的所属领域的一般技术人员将了解，出于说明目的展示柱、垫及/或互连件的数量、大小、位置及/或配置且它们可取决于应用而变化。

图2展示半导体装置组合件100b的实施例，其包含第一衬底110b及安置在第一衬底110b上方的第二衬底120a。第一衬底110b包含第一或顶表面111及与第一表面111相对的第二或底表面112。第一衬底110b包含第一表面111上的垫113。第一衬底110b还包含第一表面111上的多个垫116。多个柱115b从第一衬底110b的第二表面112延伸，其中柱115a的一部分定位在第一衬底110b内。通过用导电材料填充第一衬底110b中的tsv而形成柱115a、115b，如本文中论述。柱115a、115b邻近于第一衬底110b的侧而定位，如图2中展示。第一衬底110b内的互连件114电连接柱115a、115b与第一衬底110b的第一表面111上的垫113。同样地，第一衬底110b内的互连件114电连接第一衬底110b的第一表面111上的垫116与第一衬底110b的第一表面111上的垫113。

如上文论述，至少一个柱125从第二衬底120a延伸以在第二衬底120a的柱125与定位在第一衬底110b的第一表面111上的垫113之间形成互连件140。互连件140电连接第一衬底110b与第二衬底120a。通孔135及互连件130使第三衬底120b、第四衬底120c、第五衬底120d彼此电连接且电连接到第一衬底110b。如图2中展示，第五衬底120d可不包含通孔135。应注意，半导体装置组合件100b可仅仅包含第一衬底110b及第二衬底120a。

如受益于本发明的所属领域的一般技术人员将了解，互连件130、140将衬底110b、120a、120b、120c、120d中的每一者电连接在一起。定位在第一衬底110b的第一表面111上的垫116可为经配置以允许测试半导体装置组合件100b的测试垫。例如，探针可接触垫116中的一者以测试半导体装置组件100b的衬底110b、120a、120b、120c、120d中的任一者的操作功能性。第一衬底110b可为硅衬底。第二衬底120a、第三衬底120b、第四衬底120c及第五衬底120d可为各种半导体装置。例如，第二衬底120a、第三衬底120b、第四衬底120c及第五衬底120d可包括存储器堆叠。如受益于本发明的所属领域的一般技术人员将了解，衬底的数量、配置、大小及/或位置可取决于应用而变化。例如，半导体装置组合件100b可包括比展示更多或更少的衬底。同样地，如受益于本发明的所属领域的一般技术人员将了解，出于说明目的展示柱、垫及/或互连件的数量、大小、位置及/或配置且它们可取决于应用而变化。

图3展示半导体装置组合件100c的实施例，其包含第一衬底110c及安置在第一衬底110c上方的第二衬底120a。第一衬底110c包含第一或顶表面111及与第一表面111相对的第二或底表面112。第一衬底110c包含第一表面111上的垫113。同样地，第一衬底110c包含第一表面111上的两个垫116，其中第二衬底120a定位在两个垫116之间。多个柱115b从第一衬底110c的第二表面112延伸，其中柱115a的一部分定位在第一衬底110c内。通过用导电材料填充第一衬底110c中的tsv而形成柱115a、115b，如本文中论述。柱115a、115b邻近于第一衬底110c的侧而定位，如图3中展示。第一衬底110c内的互连件114电连接柱115a、115b与第一衬底110c的第一表面111上的垫113、116。

如上文论述，至少一个柱125从第二衬底120a延伸以在第二衬底120a的柱125与定位在第一衬底110c的第一表面111上的垫113之间形成互连件140。互连件140电连接第一衬底110c与第二衬底120a。通孔135及互连件130使第三衬底120b、第四衬底120c、第五衬底120d彼此电连接且电连接到第一衬底110c。

如受益于本发明的所属领域的一般技术人员将了解，互连件130、140将衬底110c、120a、120b、120c、120d中的每一者电连接在一起。定位在第一衬底110c的第一表面111上的垫116可为经配置以允许测试半导体装置组合件100c的测试垫。例如，探针可接触垫116中的一者以测试半导体装置组件100c的衬底110c、120a、120b、120c、120d中的任一者的操作功能性。第一衬底110c可为硅衬底。第二衬底120a、第三衬底120b、第四衬底120c及第五衬底120d可为各种半导体装置。例如，第二衬底120a、第三衬底120b、第四衬底120c及第五衬底120d可包括存储器堆叠。如受益于本发明的所属领域的一般技术人员将了解，衬底的数量、配置、大小及/或位置可取决于应用而变化。例如，半导体装置组合件100c可包括比展示更多或更少的衬底。同样地，如受益于本发明的所属领域的一般技术人员将了解，出于说明目的展示柱、垫及/或互连件的数量、大小、位置及/或配置且它们可取决于应用而变化。也应注意，半导体装置组合件110c可仅仅包含第一衬底110c及第二衬底120a。

图4展示半导体装置组合件100d的实施例，其包含第一衬底110d及安置在第一衬底110d上方的第二衬底120a。第一衬底110d包含第一或顶表面111及与第一表面111相对的第二或底表面112。第一衬底110d包含第一表面111上的垫113。多个柱115b从第一衬底110d的第二表面112延伸，其中柱115a的一部分定位在第一衬底110d内。通过用导电材料填充第一衬底110d中的tsv而形成柱115a、115b，如本文中论述。柱115a、115b邻近于第一衬底110d的侧而定位，如图4中展示。第一衬底110d内的互连件114电连接柱115a、115b与第一衬底110d的第一表面111上的垫113。

如上文论述，至少一个柱125从第二衬底120a延伸以在第二衬底120d的柱125与定位在第一衬底110d的第一表面111上的垫113之间形成互连件140。互连件140电连接第一衬底110d与第二衬底120a。通孔135及互连件130使第三衬底120b、第四衬底120c、第五衬底120d彼此电连接且电连接到第一衬底110d。如图4中展示，第五衬底120d可不包含通孔135。

如受益于本发明的所属领域的一般技术人员将了解，互连件130、140将衬底110d、120a、120b、120c、120d中的每一者电连接在一起。从第一衬底110d的第二表面112延伸的柱115的一部分115b可包含外层或涂层118，如本文中论述。外层118可使得能够探测柱115的一或多个暴露部分115b以允许测试半导体装置组合件100d。例如，探针可接触柱115的暴露部分115b以测试半导体装置组件100d的衬底110d、120a、120b、120c、120d中的任一者的操作功能性。外层或涂层118可包括允许探测柱115的各种材料，它们可通过后续处理移除。例如，外层118可为(但不限于)钽。外层118可允许探测柱115，同时防止标记及/或损坏柱115的内导电材料部分(其可为铜)。

第一衬底110d可为硅衬底。第二衬底120a、第三衬底120b、第四衬底120c及第五衬底120d可为各种半导体装置。例如，第二衬底120a、第三衬底120b、第四衬底120c及第五衬底120d可包括存储器堆叠。如受益于本发明的所属领域的一般技术人员将了解，衬底的数量、配置、大小及/或位置可取决于应用而变化。例如，半导体装置组合件100d可包括比展示更多或更少的衬底。同样地，如受益于本发明的所属领域的一般技术人员将了解，出于说明目的展示柱、垫及/或互连件的数量、大小、位置及/或配置且它们可取决于应用而变化。

图5是衬底110的实施例的部分横截面示意图。衬底110包含已形成到衬底110中的多个通孔或tsv109(图5中仅展示一个)。如受益于本发明的所属领域的一般技术人员将了解，各种方法可用于形成tsv109。tsv109可首先涂有氧化物层119，其后接着钽层118。内导电部分117a、117b可填充有导电材料，例如(但不限于)铜或类似物。可首先在tsv109中形成第一导电层117b，其后接着第二导电层117a，所述第二导电层可通过和第一导电层117b不同的工艺沉积到tsv109中。例如，可经由物理气相沉积来沉积第一导电层117b而可经由电化学沉积来沉积第二导电层117a。第一及第二导电层117a、117b可包括铜、钨、多晶硅或类似物。

可移除衬底110的一部分以暴露tsv109的一部分，这获得柱115b的暴露部分。tsv109的一部分(也称为柱部分115a)仍在衬底110内。如果衬底110包含测试垫116(图1到3中展示)，那么可移除氧化物层119及钽层118以提供暴露导电柱115b。但是，如果衬底110不包含任何测试垫116，那么可仅移除氧化物层119而使柱115或tsv109的暴露部分115b涂有钽层118。钽层118使得对暴露柱115b的探测能够测试衬底110。在测试衬底110之后，可移除钽层118以可能留下无标记的暴露柱115b，其可包括铜。钽层118实现在不标记及/或损坏柱115b的内导电部分117b的情况下测试衬底110。

图6是半导体装置110的实施例的底视图示意图。半导体装置110的底表面112包含布置成高密度矩形阵列的多个柱115。如图6中展示，柱115的矩形阵列邻近于半导体装置110的底表面112的侧而定位。为清楚起见，阵列展示为柱115的四(4)乘十五(15)阵列。如受益于本发明的所属领域的一般技术人员将了解，阵列的大小、阵列的形状及/或柱115的数量可取决于应用而变化。例如，一个实施例可包含邻近于半导体装置110的侧而定位的八(8)乘一百二十三(123)个柱的阵列。阵列面积可为十三(13)mm乘六(6)mm，每一柱的垫大小可为五十四(54)微米，且垫间距可为六十(60)微米。

图7a到7e展示半导体装置210的一个实施例的形成。第一层212a可沉积到衬底211(其可为硅衬底)的表面上，如图7a中展示。第一层212a的形成可包含多个垫216(其可为测试垫)的形成。如受益于本发明的所属领域的一般技术人员将了解，衬底216的数量、大小、位置及/或配置可变化。为清楚起见，第一层212a在图7a中展示为单个层。但是，如受益于本发明的所属领域的一般技术人员将了解，第一层212a可包括沉积到硅衬底211的表面上的多个层。

图7b展示已添加到硅衬底211的表面的至少第二层。如受益于本本发明的所属领域的一般技术人员将了解，衬底211上的层212b包含互连件214或类似物，其将提供半导体装置210的各种元件(例如柱215及垫216)之间的电连接。为清楚起见，至少第二层在图7b中展示为用以形成层212b的单个层。但是，如受益于本发明的所属领域的一般技术人员将了解，至少第二层可包括沉积到硅衬底211的表面上的多个层。多个tsv或通孔形成到层212b中且延伸到硅衬底211的一部分中。tsv填充有导电材料(例如铜或类似物)以形成柱215，如本文中论述。可在沉积导电材料之前将各种涂层施加到tsv，如本文中论述。

图7c展示已添加到硅衬底211的表面的至少第三层。如受益于本发明的所属领域的一般技术人员将了解，衬底211上的层212c现在包含至少一个垫213，其提供半导体装置210与邻近半导体装置之间的电连接。为清楚起见，至少第三层在图7c中展示为用以形成层212c的单个层。但是，如受益于本发明的所属领域的一般技术人员将了解，至少第三层可包括沉积到硅衬底211的表面上的多个层。如上文论述，至少一个垫213形成到层212c中。互连件214电连接垫213与柱215及测试垫216两者。

图7d展示形成图7c中展示的垫213之后的半导体装置或衬底210a的实施例。移除硅衬底211的一部分以暴露多个柱215的一部分而留下半导体装置210a的底部上的硅衬底211的一部分。如受益于本发明的所属领域的一般技术人员将了解，各种工艺可用于移除硅衬底211的部分。硅衬底211防止探测垫216。代替地，可通过探测一或多个柱215而测试半导体装置210a。柱215包含外涂层218，其实现在不导致对柱215的内导电部分的任何标记及/或损坏的情况下探测柱215。如受益于本发明的所属领域的一般技术人员将了解，涂层218可为各种材料。例如，涂层218可包括钽。可在充分测试半导体装置210a之后从柱215外部移除涂层218，如本文中论述。

图7e展示形成图7c中展示的垫213之后的半导体装置或衬底210b的实施例。已从半导体装置210b的底部移除硅衬底211以暴露多个柱215的一部分以及测试垫216。如受益于本发明的所属领域的一般技术人员将了解，各种工艺可用于移除硅衬底211的部分。可通过探测一或多个垫216而测试半导体装置210b。同样地，可探测垫216以测试可经由半导体装置210b的顶表面上的垫213电连接到半导体装置210b的其它半导体装置。

图8展示半导体装置或衬底310的实施例。半导体装置310包含顶表面上的垫313及底表面上的多个垫316。多个柱315从半导体装置310的底表面延伸，其中柱315的一部分定位在半导体装置310内。如本文中论述，通过用铜或类似物填充半导体装置310中的tsv而形成柱315。柱315邻近于半导体装置310的侧而定位。半导体装置310内的互连件314电连接柱315与顶表面上的垫313。同样地，半导体装置310内的互连件314电连接半导体装置310的底表面上的垫116与顶表面上的垫113以及柱315。多个柱315包含定位在每一柱315的端部处的足部319。足部319可帮助柱315连接到外部装置。

图9是制作半导体装置组合件的方法400的一个实施例的流程图。在步骤410，方法400包含提供具有第一表面及与第一表面相对的第二表面的硅衬底。在步骤420，方法400包含在硅衬底的第一表面上形成第一层。如受益于本发明的所属领域的一般技术人员将了解，第一层可包括沉积在硅衬底的表面上的多个层。在任选步骤425，方法400可包含在沉积在衬底的表面上的第一层(其可为多个层)中形成至少一个测试垫。在步骤430，方法400包含在硅衬底的第一表面上形成第二层。如本文中论述，如受益于本发明的所属领域的一般技术人员将了解，第二层可包括沉积在硅衬底上的第一层上的多个层。

在步骤440，方法400包含产生从第二层延伸穿过第一层且到硅衬底的至少一部分中的至少一个tsv。方法400可包含形成多个tsv，其可形成于邻近于硅衬底的侧而定位的矩形阵列中。在步骤446，方法400可包含在第二层内形成互连件，如本文中论述。在任选步骤445，方法400可包含将氧化物层及钽层施加到至少一个tsv。在步骤450，方法400包含用铜或类似物填充至少一个tsv或多个tsv。

在步骤460，方法400包含在第二层上形成至少第三层，第三层包含经配置以连接到半导体装置的至少一个垫且在至少一个填充铜的tsv与至少一个垫之间形成互连件。如受益于本发明的所属领域的一般技术人员将了解，第三层可包括沉积在第二层上的多个层。在步骤470，方法400包含从硅衬底的第二或底表面移除硅以暴露至少一个填充铜或类似物的tsv的一部分或多个填充铜或类似物的tsv的一部分。在任选步骤475，方法400可包含移除硅以暴露至少一个测试垫。在任选步骤480，方法400可包含从至少一个填充铜或类似物的tsv的暴露部分移除氧化物层。在任选步骤485，方法400可包含将探针应用到至少一个填充铜或类似物的tsv的暴露部分的钽层。在任选步骤490，方法400可包含移除至少一个填充铜或类似物的tsv的暴露部分的钽层。

尽管已经依据某些实施例描述本发明，但所属领域的技术人员明白的其它实施例(包含不提供本文中陈述的全部特征及优点的实施例)也在本发明的范围内。本发明可涵盖未有在本文中明确展示或描述的其它实施例。因此，仅参考所附权利要求书及其等效物来界定本发明的范围。