一种新型宽禁带功率半导体器件及其制作方法与流程

本发明涉及功率半导体器件技术领域，尤其涉及一种新型宽禁带功率半导体器件及其制作方法。

背景技术：

随着全球科技快速发展，在航天，核技术，能源，通信等领域对电力电子装置提出了更高的要求，要求其能具有小尺寸、轻质化、高转换效率和高温高可靠性等更高特性，传统的硅基器件已很难满足上述需求，新材料，新结构的高性能功率半导体器件亟待开发，而宽禁带半导体材料碳化硅，因其具有禁带宽度大，饱和漂移速度高击穿电场强热导率高等优良特性，使其能在更极端恶劣的环境下，发挥高效稳定的能源转换特性，成为目前解决新型能源变换装置的最优选择。

mos开关器件是电力电子装置中最核心部件，与硅基mos相比，碳化硅mos器件电流密度大，而与硅igbt来说，碳化硅mos器件没有少子存储效益，开关速度更快，且碳化硅材料本身具有高热传导系数，有利于减小模块中的电容电感和散热装置从而减小整体设备的体积和质量，降低设备成本，提高设备的转换效率。

然而碳化硅mos器件也具有相应缺点，由于其宽禁带宽度，其mos体二极管导通压降高，反向工作时，损耗大，而传统做法在电力电子装置中反并低导通压降的sic肖特基二极管，提高其反向续流能力，降低损耗。但这样做额外增加了设备的体积和成本，不利于电力电子设备的小型化高功率密度化。

技术实现要素：

本发明的目的在于提供一种新型宽禁带功率半导体器件及其制作方法，在该功率半导体器件体内集成结势垒肖特基二极管（jbs），降低功率半导体器件体二极管导通电压，降低器件反向损耗，提高其续流能力。

为了实现上述目的，本发明采用的技术方案为，一种新型宽禁带功率半导体器件，包括第一导电型衬底、沉积在衬底之上的第一导电型外延层、位于外延层内部的第一和第二阱区、第一和第二阱区内具有第二导电型、设置于第一和第二阱区内的第一导电型注入区和第二导电型注入区、设置于第一和第二阱区内侧的多个沟槽、设置在第一导电型注入区和第二导电型注入区上部的欧姆接触电极、设置在沟槽一侧的第二导电型掺杂层、设置在第二导电型掺杂层之间顶部的肖特基接触电极，沟槽向衬底方向延伸，在沟槽中填充poly栅，在poly栅的周围设置能包裹住poly栅的氧化层，在欧姆接触电极和肖特基接触电极之间设置一钝化层，在第一导电型衬底的底部设置背面电极，在欧姆接触电极、肖特基接触电极和钝化层的顶部设置正面电极。

作为本发明的一种改进，所述第二导电型掺杂层采用角度注入第一导电型外延层内，第二导电型掺杂层对poly栅形成半包结构。

作为本发明的一种改进，所述第二导电型掺杂层注入的角度范围为22°-45°。

作为本发明的一种改进，所述第一导电型注入区和第二导电型注入区均位于第一和第二阱区的顶部，欧姆接触电极与第一导电型注入区和第二导电型注入区的表面相接触，欧姆接触电极覆盖第二导电型注入区的整个表面，第二导电型注入区覆盖第一导电型注入区的一部分表面，钝化层覆盖第一导电型注入区的剩余部分表面。

作为本发明的一种改进，所述钝化层覆盖住poly栅及其周围的氧化层的整个上表面。

作为本发明的一种改进，所述肖特基接触电极与第二导电型掺杂层的表面相接触。

上述宽禁带功率半导体器件的制作方法，具体包括如下步骤：

（1）第一和第二阱区制作：提供第一导电型衬底，然后将外延层沉积在此衬底上，外延层具有第一导电型，最后上光罩，在外延层表面进行选择性离子注入，并在外延层的顶部两侧形成第一和第二阱区，在第一和第二阱区中注入p型离子形成第二导电型；

（2）沟槽刻蚀：在第一和第二阱区内侧进行trench沟槽刻蚀，并且使得沟槽向衬底方向延伸；

（3）第二导电型掺杂层制作：上光罩进行选择性离子注入，并在沟槽一侧采用角度注入制作第二导电型掺杂层；

（4）栅极氧化层和poly栅制作：在沟槽中沉积poly栅，并采用高温栅氧化工艺在poly栅的周围设置能包裹住poly栅的栅极氧化层；半导体表面高温栅氧工艺在一定的特殊气体氛围和温度下，可生长出高质量且表面低缺陷的栅极氧化层：

（5）第一导电型注入区和第二导电型注入区制作：上光罩，在外延层表面进行选择性离子注入，在第一和第二阱区内注入第一导电型形成第一导电型注入区，而在第一和第二阱区内注入第二导电型形成第二导电型注入区；

（6）钝化层沉积和欧姆接触电极及肖特基接触电极制作：

在衬底外延层表面淀积一层钝化层，该钝化层材料可以是含硅的绝缘隔离材质，然后上光罩，刻蚀出欧姆接触孔，再溅射欧姆金属，然后高温快速退火，在金属与半导体接触面反应生成金属硅化物，形成欧姆接触，然后再上光罩，刻蚀肖特基接触孔，再溅射肖特基金属，然后高温快速退火，在该金属与半导体接触表面形成肖特基接触；

（7）正面电极、背面电极制作：

在正面上金属铝，上光罩后进行金属刻蚀，形成正面电极，背面上金属形成背面电极。

相对于现有技术，本发明的整体结构设计巧妙，结构合理稳定，体积紧凑，在功率mos器件中集成肖特基二极管结构，以改善器件体二极管导通损耗特性，能有效降低反向工作模式下系统损耗，提高开关速度，且在实际应用中省去外接续流二极管，能减少整机系统尺寸和寄生参数，也降低了系统的成本；在器件结构中，采用大角度注入形成结势垒肖特基二极管的p型区域，有助于降低肖特基表面电场，从而降低器件漏电，同时p型区对poly行成半包结构，有利于改善poly底部尖峰电场，提高器件可靠性。

附图说明

图1为本发明优选实施例的新型宽禁带功率半导体器件的结构简图。

图2为制作图1所示新型宽禁带功率半导体器件工艺中的制作第一和第二阱区简图。

图3为制作图1所示新型宽禁带功率半导体器件工艺中的制作沟槽刻蚀简图。

图4为制作图1所示新型宽禁带功率半导体器件工艺中的制作第二导电型掺杂层简图。

图5为制作图1所示新型宽禁带功率半导体器件工艺中的制作栅极氧化层和poly栅以及第一和第二导电型注入区简图。

图6为制作图1所示新型宽禁带功率半导体器件工艺中的制作钝化层沉积和欧姆接触电极及肖特基接触电极简图。

图7为制作图1所示新型宽禁带功率半导体器件工艺中的制作正面电极、背面电极简图。

图中：1-背面电极，2-n+衬底，3-n型外延层，4-p型掺杂层，5-氧化层，6-poly栅，7-pwell区，8-p+注入区，9-欧姆接触电极，10-正面电极，11-n+注入区，12-肖特基接触电极。

具体实施方式

为了加深对本发明的理解和认识，下面结合附图对本发明作进一步描述和介绍。

如图1所示，一种新型宽禁带功率半导体器件，包括n+衬底2、沉积在n+衬底2之上的n型外延层3、位于外延层内部的pwell区7（即p阱区）、设置于p阱区内的n+注入区11和p+注入区8、设置于p阱区内侧的多个沟槽、设置在n+注入区11和p+注入区8上部的欧姆接触电极9、设置在沟槽一侧的p型掺杂层4、设置在p型掺杂层4之间顶部的肖特基接触电极12，沟槽向衬底方向延伸，在沟槽中填充poly栅6，在poly栅6的周围设置能包裹住poly栅6的氧化层5，在欧姆接触电极9和肖特基接触电极12之间设置一钝化层，在n+衬底2的底部设置背面电极1，在欧姆接触电极9、肖特基接触电极12和钝化层的顶部设置正面电极10。在该功率mos器件中设置欧姆接触电极9，便于金属与半导体形成超低电阻的良好电极，而设置肖特基接触电极12，可使正向工作情形下，有较低的开启电压，而反向工作模式下，能有一定的阻断能力，防止漏电流的快速上升。

其中，所述p型掺杂层4采用角度注入n型外延层3内，采用角度注入形成肖特基二极管的p型区域，有助于降低肖特基表面电场，从而降低器件漏电。另外，采用大角度注入形成的p型区域时，不同的角度会形成不同的p型区域，优选的，所述p型掺杂层4注入的角度范围为22°-45°。同时，p型掺杂层4对poly栅6形成半包结构，有利于改善poly底部尖峰电场，提高器件可靠性。

所述肖特基接触电极12与p型掺杂层4的表面相接触，所述钝化层覆盖住poly栅6及其周围的氧化层5的整个上表面。

所述n+注入区11和p+注入区8均位于p阱区的顶部，欧姆接触电极9与p+注入区8的表面相接触，欧姆接触电极9覆盖p+注入区8的整个表面，p+注入区8覆盖n+注入区11的一部分表面，钝化层覆盖n+注入区11的剩余部分表面。

在本发明所提出的功率mos器件的体内集成结势垒肖特基二极管，降低了mos器件体二极管导通电压，也降低了器件的反向损耗，提高其续流能力。这样，在当mos器件工作在反向模式时，即正面电极10接高电位，背面电极1接低电位，器件存在两个电流通路，一是p+/pw/nepi/n+的pn结通路，二是肖特基电极/nepi/n+的肖特基二极管通路。而由于pn导通电阻远大于肖特基二极管，电流会首先选择肖特基二极管通路，故具备较高的反向续流能力，同时肖特基二极管导通压降低，反向工作模式下其损耗也很低。

制作上述宽禁带功率半导体器件的方法具体包括如下步骤：

（1）如图2所示，p阱区制作：提供n+衬底2，然后将n型外延层3沉积在此衬底上，最后上光罩，在n型外延层3表面进行选择性离子注入，并在外延层的顶部两侧形成p阱区，在p阱区中注入p型离子；

（2）如图3所示，沟槽刻蚀：在p阱区内侧进行trench沟槽刻蚀，并且使得沟槽向衬底方向延伸；

（3）如图4所示，p型掺杂层4制作：上光罩进行选择性离子注入，并在沟槽一侧采用角度注入p型离子制作p型掺杂层4；

（4）如图5所示，栅极氧化层5和poly栅6制作：在沟槽中沉积poly栅6，并采用高温栅氧化工艺在poly栅6的周围设置能包裹住poly栅6的栅极氧化层5；半导体表面高温栅氧工艺是在一定的特殊气体氛围和温度下，可生长出高质量且表面低缺陷的栅极氧化层5。

（5）如图5所示，n+注入区11和p+注入区8制作：上光罩，在n型外延层3表面进行选择性离子注入，在p阱区内注入n+型离子形成n+注入区11，而在p阱区内注入p+型离子形成p+注入区8；

（6）如图6所示，钝化层沉积和欧姆接触电极9及肖特基接触电极12制作：

在衬底外延层表面淀积一层一定厚度钝化层，该钝化层材料可以是二氧化硅、氮化硅等绝缘隔离材质，然后上光罩，刻蚀出欧姆接触孔，再溅射欧姆金属，并高温快速退火，在金属与半导体接触面反应生成金属硅化物以形成欧姆接触；然后再上光罩，刻蚀肖特基接触孔，再溅射肖特基金属并高温快速退火，在该金属与半导体接触表面形成肖特基接触。

（7）如图7所示，正面电极10、背面电极1制作：

在欧姆接触电极9、肖特基接触电极12和钝化层的顶部（即正面）上金属铝，然后上光罩，进行金属刻蚀形成正面电极10，在第一导电型衬底的底部（即背面）上金属形成背面电极1。

本发明方案所公开的技术手段不仅限于上述实施方式所公开的技术手段，还包括由以上技术特征任意组合所组成的技术方案。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。