双垂直沟道晶体管和集成电路存储器的制作方法

本实用新型涉及集成电路制造技术领域，尤其涉及一种双垂直沟道晶体管和集成电路存储器。

背景技术：

具有埋入式位线的垂直栅极围绕晶体管(Vertical surrounding gate transistor,SGT)，其使用增大的隔离规则以降低浅沟槽隔离制造的困难性，其工艺包括冗长的埋入式位线的工艺步骤、旋转涂布介电层(SOD)的工艺步骤、金属及N型掺杂多晶硅定义晶体管栅极长度的工艺步骤，工艺繁复，导致存储器阵列的阈值电压的稳定性却也随之明显降低，并且在垂直尺寸的限制下，以较长的沟道长度来减少阈值电压(Vth)的改变也无法实施。

因此，需要一种新的双垂直沟道晶体管、集成电路存储器方案，能够简化工艺，提高器件的电学性能以及存储密度。

技术实现要素：

本实用新型的目的在于提供一种双垂直沟道晶体管和集成电路存储器，能够简化工艺，提高器件的电学性能以及存储密度。

为了实现上述目的，本实用新型提供一种双垂直沟道晶体管，包括：

半导体衬底，所述半导体衬底具有沿第二方向延伸的垂直鳍片，所述垂直鳍片具有沿第一方向延伸的第一沟槽，所述第一沟槽底部的鳍片中形成有第二源/漏区，所述第一沟槽侧壁顶部的鳍片中形成有第一源/漏区；以及

第一栅极结构，填充在所述第一沟槽中并沿着所述第一方向延伸，所述第一栅极结构位于所述第二源/漏区的上方，所述第一栅极结构的侧壁和所述第一源/漏区被所述第一沟槽暴露的侧壁在高度上至少部分空间重叠。

可选地，所述半导体衬底还具有隔离沟槽，所述隔离沟槽沿所述第一方向延伸并暴露出所述垂直鳍片沿所述第一方向的侧壁，用于实现所述双垂直沟道晶体管与相邻的元件之间的器件隔离，所述隔离沟槽内表面上填充有第二栅极结构，所述第二栅极结构用于向所述双垂直沟道晶体管接入衬底电压。

可选地，所述垂直鳍片的底部中还设有隔离区，所述隔离区沿所述第二方向延伸，且在所述第一沟槽底部延伸的部分位于所述第二源/漏区的下方，所述隔离区在所述第一沟槽两侧延伸的部分与所述第二源/漏区在高度上至少部分空间重叠。

可选地，所述第一栅极结构包括栅介质层、栅电极层以及栅极隔离层，所述栅介质层覆盖在所述第一沟槽的侧壁和底表面上，所述栅电极层填充在具有所述栅介质层的第一沟槽中且顶表面低于所述第一源/漏区的顶表面，所述栅极隔离层填满所述栅电极层上方的第一沟槽。

可选地，所述半导体衬底还具有第二沟槽，所述第二沟槽沿所述第二方向延伸并暴露出所述垂直鳍片的侧壁，所述第一沟槽沿着第一方向的端部延伸至所述第二沟槽，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，并且所述第一沟槽的底表面高于所述第二沟槽的底表面，以使包含所述第二源/漏区在内的所述第一沟槽底部的鳍片的侧壁暴露于所述第二沟槽中，所述第二沟槽中埋设有埋入式导线，所述第一沟槽在第一方向的端部延伸至所述埋入式导线的侧壁，以使所述埋入式导线和第二源/漏区电连接。

可选地，所述的双垂直沟道晶体管还包括第一介质层，所述第一介质层位于所述第二沟槽中，所述埋入式导线位于所述第一介质层上，所述第一介质层在所述埋入式导线的底表面上的部分延伸至与所述第二源/漏区的边界处并使得所述埋入式导线的底表面不低于所述第二源/漏区的底表面。

可选地，所述的双垂直沟道晶体管还包括第二介质层，所述第二介质层覆盖在所述埋入式导线上方的所述第二沟槽中并暴露出所述第一栅极结构从所述第一沟槽延伸至所述第二沟槽中的部分。

可选地，所述的双垂直沟道晶体管还包括导电接触结构，所述导电接触结构形成在所述第二沟槽中，并设置在所述埋入式导线和所述第二源/漏区之间，所述导电接触结构的一侧壁与所述第二源/漏区的侧壁表面接触，所述导电接触结构的另一侧壁与所述埋入式导线的侧壁表面接触，所述导电接触结构的底表面与所述第二沟槽底部的半导体衬底表面绝缘隔离。

本实用新型还提供一种集成电路存储器，包括：多个如本实用新型所述的双垂直沟道晶体管，所有的所述双垂直沟道晶体管沿第一方向和第二方向按单元行、单元列排列成阵列；相邻两个所述单元列之间设有沿着所述第二方向延伸的第二沟槽，所述第二沟槽暴露出相邻两个所述单元列上的所有所述双垂直沟道晶体管的垂直鳍片沿所述第二方向延伸的侧壁，所述第二沟槽中填充有所述集成电路存储器的一条位线，所述位线与所述第二沟槽一侧的所述单元列上的所有所述双垂直沟道晶体管的第二源/漏区电连接；每个所述单元行上的所有所述双垂直沟道晶体管的第一沟槽沿着第一方向的端部延伸至所述第二沟槽并在所述第二沟槽的侧壁上和所述第二沟槽连通，以使得每个所述单元行上的所有所述双垂直沟道晶体管的第一栅极结构连为一体，作为所述集成电路存储器的一条字线；相邻两个所述单元行之间还具有沿所述第一方向延伸的隔离沟槽，所述隔离沟槽暴露出相邻两个所述单元行上的所有所述双垂直沟道晶体管的所述垂直鳍片沿所述第一方向的外侧壁，用于实现相邻两个所述单元行上的所述双垂直沟道晶体管之间的隔离，所述隔离沟槽与所述第一沟槽采用同一道工艺形成，且所述隔离沟槽中填充有对应一侧的所述双垂直沟道晶体管的第二栅极结构，所述隔离沟槽中对应同一侧的所述双垂直沟道晶体管的第二栅极结构连为一体，作为所述集成电路存储器的一条虚拟字线，所述虚拟字线与所述字线采用同一道工艺中形成。

与现有技术相比，本实用新型的技术方案具有以下有益效果：

1、本实用新型的双垂直沟道晶体管，其具有沿第二方向延伸的垂直鳍片，所述垂直鳍片中具有沿第一方向延伸的第一沟槽，而其第一源/漏区形成在所述第一沟槽两侧顶部的鳍片中，其第二源/漏区形成在所述第一沟槽底部的鳍片中，其第一栅极结构填充在所述第一沟槽中并沿所述第一方向延伸，其埋入式导线填充在所述垂直鳍片沿第二方向延伸的侧壁处的第二沟槽中，由此使得所述第一沟槽两侧的第一源/漏区分别与第一沟槽底部上的第二源/漏区之间形成一个L型沟道，即形成了双垂直L型沟道，相对于平面晶体管，双垂直L型沟道在占用相同衬底面积前提下，可以通过增大第一源/漏区和第二源/漏区之间的半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；而且由于双垂直L型沟道的第二源/漏区位于晶体管底部，无需直接在从晶体管表面引出，使晶体管外围的隔离更加容易形成，在相同尺寸情况下减小器件面积，进而在给定的空间量中可以提供更高的器件集成度。进一步地，在所述垂直鳍片沿第一方向的外侧壁外设有隔离沟槽，所述隔离沟槽中形成第二栅极结构(即虚拟栅极结构)，由此形成双栅极双垂直沟道晶体管，一方面，虚拟栅极结构可以接入衬底电压，使得晶体管具有衬底电压的功能，进而使得晶体管电性更优化，另一方面，隔离沟槽、第二沟槽和第一沟槽的设置，可以避免使用增大的浅沟槽隔离规则，大幅降低浅沟槽隔离制造的困难，同时有利于产品尺寸的进一步微缩，进而有利于集成电路器件性能的提高。

2、本实用新型的集成电路存储器包括呈阵列排布的多个本实用新型的双垂直沟道晶体管，由于各个双垂直沟道晶体管的第二源/漏区位于均晶体管底部，无需直接在从晶体管表面引出，使阵列中晶体管间的隔离更加容易形成，在相同尺寸情况下能减小存储单元面积，可以实现单元面积为4F²的六方密堆积存储阵列，提高器件集成度。进一步的，隔离沟槽中的虚拟字线可以接入衬底电压，使得阵列中相应的单元行上的晶体管电性更优化，进而使得集成电路存储器具有更好的电学性能。

附图说明

图1是本实用新型一实施例的双垂直沟道晶体管的立体结构示意图。

图2A是沿图1中的XX’线的剖面结构示意图。

图2B是沿图1中的MM’线的剖面结构示意图。

图2C是沿图1中的YY’线的剖面结构示意图。

图2D是沿图1中的NN’线的剖面结构示意图。

图3是本实用新型另一实施例的双垂直沟道晶体管的立体结构示意图。

图4是本实用新型具体实施例的双垂直沟道晶体管的制备方法的流程图。

图5A至图5F是图4所示的双垂直沟道晶体管的制备方法中的器件俯视结构示意图。

图6A至图6F分别对应图5A至图5F中的XX’线处的剖面结构示意图。

图7A至图7E分别对应图5A至图5F中的MM’线处的剖面结构示意图。

图8A至图8G分别对应图5A至图5F中的YY’线处的剖面结构示意图。

图9A至图9G分别对应图5A至图5F中的NN’线处的剖面结构示意图。

其中，附图标记如下：

100-半导体衬底；1001-垂直鳍片；101-所述第一沟槽(101a)侧壁的鳍片；102-所述第一沟槽(101a)底部的鳍片；101a-第一沟槽；101b-第二沟槽；101c-导线沟槽；101d-接触沟槽；101e-隔离沟槽；103-隔离区；103b-所述隔离区位于第一沟槽底部的部分；103a-所述隔离区除103b以外的部分；104-第一介质层；105-埋入式导线；105a-埋入式导线的梳基体；105b-埋入式导线的梳齿；106-导电接触结构；107a-第二源/漏区；107b-第一源/漏区；108-第二介质层；109-栅介质层；110-栅电极层；111-栅极隔离层；112-第一栅极结构、字线；113-第二栅极结构、虚拟字线；H-半导体衬底100的初始厚度；H1-垂直鳍片1001中的第一沟槽101a的深度；H1+H2-第二沟槽101b的深度(包含第二沟槽101b与第一沟槽101a相交处的深度)；H2-所述第一沟槽101a底部的鳍片的高度(即垂直鳍片1001中的第一沟槽101a的深度和所述第二沟槽101b的深度之间的深度差)。

具体实施方式

为使本实用新型的目的、特征更明显易懂，下面结合附图对本实用新型的技术方案作详细的说明，然而，本实用新型可以用不同的形式实现，不应只是局限在所述的实施例。需要说明的是，本文中“所述第一沟槽两侧的半导体衬底”均是指所述第一沟槽不与所述第二沟槽相交的区域(即所述第一沟槽除去与所述第二沟槽相交处以外的区域)的两侧的半导体衬底；本文中“所述第一沟槽底部的半导体衬底”均是指所述第一沟槽不与所述第二沟槽相交的区域的底部的半导体衬底。此外，应当容易理解的是，本文中的“在…上”和“于…上”的含义应当采用最广义的方式来解释，使得“在…上”和“于…上”的意思不仅是没有中间特征或中间层的情况下“直接在某物上”，而是还包括在具有中间特征或中间层的情况下“在某物上”的意思。

图1是本实用新型一实施例的双垂直沟道晶体管的立体结构示意图；图2A至2D分别是沿图1中的XX’线、MM’线、YY’线、NN’线的剖面结构示意图。其中，图1中为了清晰明了地显示双垂直沟道晶体管中的第一栅极结构中的栅电极层、第二源/漏区、埋入式导线以及导电接触结构等被掩埋在内的结构，省略了第一栅极结构中的栅介质层、第二介质层、栅极隔离层等膜层结构，以将第一栅极结构中的栅电极层、第二源/漏区、埋入式导线以及导电接触结构等显示在外，而图2A至图2D中的剖面结构中显示出了省略的栅介质层、第二介质层、栅极隔离层等膜层结构。

请参考图1以及图2A至图2D，本实用新型一实施例提供一种双垂直沟道晶体管，包括具有垂直鳍片1001的半导体衬底100、第一源/漏区107b、第二源/漏区107a、埋入式导线105、导电接触结构106和第一栅极结构112。

其中，所述半导体衬底100的材质可以是本领域技术人员熟知任意合适材料，例如绝缘体上硅(silicon-on-insulator，SOI)、体硅(bulk silicon)、锗、锗硅、砷化镓或者绝缘体上锗等。所述垂直鳍片1001呈U型并具有沿第一方向延伸的第一沟槽101a。所述半导体衬底还具有第二沟槽101b，所述第二沟槽101b沿所述第二方向延伸并暴露出所述垂直鳍片1001沿第二方向延伸的侧壁，所述第一沟槽101a沿着第一方向的端部延伸至所述第二沟槽101b，以使所述第一沟槽101a和所述第二沟槽101b在所述第二沟槽101b的侧壁上连通，并且所述第一沟槽101a的底表面高于所述第二沟槽101b的底表面，以使包含所述第二源/漏区107a在内的所述第一沟槽101a底部的鳍片102的侧壁暴露于所述第二沟槽101b中，所述埋入式导线105埋设在所述第二沟槽101b中并沿着第二方向延伸。即所述第一沟槽101a与所述第二沟槽101b在相交处连通，所述第二沟槽101b包括所述相交处在内的所有区域的深度相同，即图6A中的H1和图9A中的H2之和，所述第一沟槽101a在所述相交处以外的区域的深度H1小于所述相交处的深度H1+H2，即所述第一沟槽101a的深度小于第二沟槽101b的深度。

当双垂直沟道晶体管为集成电路存储器的双垂直沟道晶体管时，所述第一方向即集成电路存储器的字线方向/行方向，所述第二方向即集成电路存储器的位线方向/列方向，即所述第一方向和所述第二方向垂直。

所述垂直鳍片1001在沿第一方向上相对第一沟槽101a具有两个鳍片101，而所述垂直鳍片1001整体上在第二方向上相对第二沟槽101b构成一个具有第一沟槽101的U型鳍片。第一源/漏区107b形成于所述第一沟槽101a两侧顶部的鳍片101中，第一源/漏区107b的顶表面就是所述第一沟槽101a两侧顶部的鳍片101的顶表面；第二源/漏区107a形成于所述第一沟槽101a底部的鳍片102中，即第二源/漏区107a的顶表面就是所述垂直鳍片1001的第一沟槽100a的底表面，第一源/漏区107b和第二源/漏区107a可以通过同一道离子注入工艺一步形成。此外，根据不同导电类型的晶体管结构，所述第一源/漏区107b、第二源/漏区107a中掺杂相应导电类型的离子，例如所述晶体管结构为N型晶体管时，则所述第一源/漏区107b、第二源/漏区107a中的掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷(P)离子、砷(As)离子、锑(Sb)离子；所述晶体管结构为P型晶体管时，则所述第一源/漏区107b、第二源/漏区107a中的掺杂离子为P型掺杂离子，所述P型掺杂离子例如为硼(B)离子、氟化硼(BF2⁺)离子、镓(Ga)离子、铟(In)离子。本实施例中，第一源/漏区107b可以是源区，第二源/漏区107a可以漏区。

埋入式导线105可以呈直线型，填充于所述第二沟槽101b的底部并沿所述第二方向延伸至整个所述第二沟槽101b的长度，所述埋入式导线105通过第一介质层104与所述半导体衬底100绝缘隔离，并通过导电接触结构106与所述第二源/漏区107a电连接。其中，所述埋入式导线105、所述第二源/漏区107a、所述导电接触结构106的顶表面以及第一介质层104包围在埋入式导线105侧壁上的部分的顶表面齐平。第一介质层104填充在所述第二沟槽101b的底部并具有一定厚度，第一介质层104可以呈L型或U型来包围埋入式导线105，且所述第一介质层104在所述埋入式导线105的底表面上的部分延伸至所述第二源/漏区107a与第二沟槽101b的边界处，且使得埋入式导线105的底表面不低于第二源/漏区107a的底表面，由此避免与第二源/漏区107a下方的半导体衬底100电连接。具体地，第一介质层104与所述垂直鳍片1001之间具有一个直线型的导线沟槽101c，所述埋入式导线105和所述导电接触结构106沿所述第一方向由远及近地依次靠近所述第二源/漏区107a而设置在所述导线沟槽101c中，也就是说，所述埋入式导线105先填充在所述导线沟槽101c后，所述埋入式导线105因自身线宽小于所述导线沟槽101c的开口尺寸，因而会与所述第二源/漏区107a之间产生一个接触沟槽101d，导电接触结构106仅填满所述接触沟槽101d对应第二源/漏区107a的部分，而所述接触沟槽101d的其他部分被后续的第二介质层108填满。也可以理解为，呈L型的第一介质层104从所述埋入式导线105背向所述第二源/漏区107a的侧壁表面向所述埋入式导线105的底表面方向持续延伸，直至所述第二源/漏区107a被所述第二沟槽101b暴露的侧壁表面，导电接触结构106用于实现所述埋入式导线105和所述第二源/漏区107a电连接，所述导电接触结构106位于所述第二沟槽101b中且位于所述第二源/漏区107a和所述埋入式导线105之间，所述导电接触结构106的一侧壁与所述第二源/漏区107a的侧壁表面接触，所述导电接触结构106的另一侧壁与所述埋入式导线105的侧壁表面接触，所述导电接触结构106的底表面与所述第二沟槽101b底部的半导体衬底100表面之间通过第一介质层104绝缘隔离。此外，所述埋入式导线105可以采用蒸镀、电镀、化学气相沉积、原子层沉积等工艺形成，可以是单层结构，也可以是叠加结构，所述叠层结构例如包含两层：金属底层以及多晶硅顶层，所述金属底层可包含钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的至少一种，但不限于此；所述多晶硅顶层可为重掺杂多晶硅层，例如N型掺杂多晶硅层，或者与多晶硅反应形成的金属硅化物层。所述第一介质层104的材质可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。导电接触结构106的材质可以包括钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的至少一种。

在本实用新型的其他实施例中，所述第二沟槽101b中填充的第一介质层104也可以呈直线型结构(未图示)，其顶表面均位于埋入式导线105的下方，第一介质层104的顶表面至第二源/漏区107a顶表面之间的第二沟槽101即为用于填充所述埋入式导线105和所述导电接触结构106的直线型的导线沟槽，所述埋入式导线105和所述导电接触结构106沿所述第一方向由远及近地依次靠近所述第二源/漏区107a而设置在所述导线沟槽中，所述导线沟槽剩余的空间被后续的第二介质层108填满。

需要说明的是，在本实用新型的另一实施例中还可以省略导电接触结构106，将埋入式导线105由直线型替换为梳状结构，具体地，请参考图3，第一介质层104中的直线型的导线沟槽101c适应性的要改为梳状的导线沟槽101c，所述梳状的导线沟槽101c的梳基体开口部分沿所述第二方向延伸至整个所述第二沟槽101b的长度，所述导线沟槽101c的梳齿开口部分从所述导线沟槽101c的梳基体开口部分延伸至所述第二源/漏区107a的侧壁处，由此使得埋入式导线105呈梳状结构，即所述埋入式导线105包括梳基体105a和梳齿105b，所述梳基体105a位于所述第二沟槽101b中并沿所述第二方向延伸，即所述梳基体105a填充在所述梳状的导线沟槽101c的梳基体开口部分中，所述梳齿105b沿所述第一方向从所述梳基体105a上延伸至所述第二源/漏区107a的侧壁表面上，即所述梳齿105b填充在所述导线沟槽101c的梳齿开口部分中。由此，埋入式导线105可以直接通过其梳齿105b与所述第二源/漏区107a电接触，进而节省导电接触结构106的制造工艺，进一步简化工艺，减少工艺缺陷。

所述第一栅极结构包括栅介质层109、栅电极层110以及栅极隔离层111，所述栅介质层109覆盖在所述第一沟槽101a的内表面，用于实现所述栅电极层110与包括所述第一源/漏区107b和所述第二源/漏区107a在内的垂直鳍片1001之间的绝缘隔离。所述栅电极层110填充在所述第一沟槽101a中并沿所述第一方向延伸至整个所述第一沟槽101a的长度，此时所述栅电极层110面向所述第一沟槽101a的表面被栅介质层109包覆，即栅介质层109包围所述栅电极层110的底表面和面向垂直鳍片1001的侧壁表面。且所述栅电极层110可以从所述垂直鳍片1001的第一沟槽101a沿所述第一方向延伸至第二沟槽101b中，以形成栅极线(即集成存储器的字线)。本实施例中，所述栅电极层110的顶表面低于所述第一沟槽101a侧壁的鳍片101的顶表面(即第一源/漏区107b的顶表面)，尤其是栅电极层110的侧壁在高度与第一源/漏区107b只有部分空间重叠，为了避免第一源/漏区107b与栅电极层110之间的漏电，在栅电极层110的上方均层叠有栅极隔离层111，所述栅极隔离层111填满所述栅电极层110上方的第一沟槽101a和垂直鳍片1001沿第一方向延伸的侧壁外侧的隔离沟槽101e。所述栅介质层109可以采用热氧化(干氧或湿氧)工艺、化学气相沉积、原子层沉积等工艺形成，所述栅电极层110可以采用物理气相沉积或化学气相沉积形成，所述栅电极层110可以是多晶硅，也可以是金属栅极材料，当所述栅电极层110的材质为多晶硅栅时，所述栅介质层109的材质可以为二氧化硅；当所述栅电极层110为金属栅极材料时，所述栅介质层109的材质可以为介电常数K大于7的高K介质。当所述栅电极层110为金属栅极材料时，所述栅电极层110包括依次层叠在栅介质层109的表面(包括底表面和侧壁)上的金属阻挡层(TiN等)、功函数层(TiAl、TiN等)以及金属电极层(例如是钨W等金属)。所述栅极隔离层111可以采用物理气相沉积、化学气相沉积、原子层沉积等工艺形成，所述栅极隔离层111的材料包括但不限于氧化硅、氮化硅和氮氧化硅。

所述第一沟槽101a可以均为圆角U形槽或者直角U形槽，从而在沿着电流的导通方向上(即，栅电极层110每侧的一个第一源/漏区107b至所述栅电极层110底部的第二源/漏区107a的电流流通方向)可形成L型垂直导电沟道，相对于平面晶体管，垂直L型沟道在占用相同衬底面积前提下，可以通过增大第一源/漏区107b和第二源/漏区107a之间的半导体柱(即鳍片)的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸。如此一来，随着器件尺寸的缩减，即使栅电极层110一侧的第一源/漏区107b和所述栅电极层110底部的第二源/漏区107a之间的绝对距离缩减，然而，由于所形成的导电沟道为L型垂直导电沟道，从而可有效改善晶体管的短沟道效应。此外，由于所述栅电极层110两侧同时形成了两个L型垂直导电沟道，相当于形成了两个共漏共栅的晶体管，由此可以在相同面积下提高器件密度。

进一步地，所述栅电极层110中的功函数层的顶表面低于第一源/漏区107b的顶表面，从而使功函数层与所述第一源/漏区107b之间的距离增加，有利于防止功函数层在第一源/漏区107b之间发生栅至漏极掺杂区泄露(gated-induce drain leakage，GIDL)。

进一步地，在所述半导体衬底300中还可以形成有一隔离区103，所述隔离区103位于所述第二沟槽101b侧壁的半导体衬底100中，且所述隔离区103在所述第一沟槽101a底部的部分103b位于所述第二源/漏区107a的下方，所述隔离区103在所述隔离沟槽101e底部的部分与所述第二源/漏区107a下方的部分齐平。隔离区103和第二源/漏区107a可以形成PN结，即通过PN结隔离实现双垂直沟道晶体管与外围相邻元件之间的隔离。其中，所述隔离区103的掺杂类型由需形成的晶体管的第二源/漏区107a中掺杂的离子的导电类型决定，例如本实施例中，若所形成的第二源/漏区107a中的掺杂的离子为N型，则所述隔离区103中掺杂的离子为P型。所述隔离区103的掺杂深度需要可根据实际状况进行调整，必须满足以下条件：所述隔离区103在所述第一沟槽101a底部延伸的部分103b需要位于所述第二源/漏区107a的下方。此外，所述隔离区除103b以外的部分标记为103a。

所述双垂直沟道晶体管还包括第二介质层108，所述第二介质层108覆盖在所述埋入式导线105上方的所述第二沟槽101b的内表面上，并暴露出所述第一沟槽101a(包括与第二沟槽101b相交的区域)位于所述第二源/漏区107a上方的内表面以及所述隔离沟槽101e(包括与第二沟槽101b相交的区域)位于所述第二源/漏区107a上方的内表面，所述栅介质层109覆盖在所述第二源/漏区107a上方的所述第一沟槽101a和所述隔离沟槽101e的内表面上。第二介质层108的顶表面还与第一源/漏区107b的顶表面齐平，以有利于后续结构(互连结构等)的形成。

此外，需要说明的是，在本实用新型的其他的实施例中，垂直鳍片1001沿第一方向延伸的侧壁外侧还可以形成有沿第一方向延伸的隔离沟槽100e，所述隔离沟槽100e中填充有第二栅极结构113，以形成双垂直沟道晶体管的虚拟栅极结构，第一栅极结构112和第二栅极结构113使得双垂直沟道晶体管变为双栅极双垂直沟道晶体管，通过隔离沟槽100e中的第二栅极结构113接入衬底电压，可以提高晶体管的电学性能。具体地，请参考图3，本实用新型的另一实施例还可以提供一种双栅极双垂直沟道晶体管，包括具有垂直鳍片1001的半导体衬底100、第一源/漏区107b、第二源/漏区107a、埋入式导线105、导电接触结构106、第一栅极结构112和第二栅极结构113。所述双栅极双垂直沟道晶体管还可以进一步省略导电接触结构106，还可以进一步包括如图2A中所示的隔离区103以及第二介质层108。第一栅极结构112和第二栅极结构113采用同一道工艺形成，也包括栅介质层109、栅电极层110和栅极隔离层111.

本实施例的所述双栅极双垂直沟道晶体管中的垂直鳍片1001呈U型，并具有沿第一方向延伸的第一沟槽101a，所述垂直鳍片1001沿所述第一方向延伸的外侧壁外侧具有沿第一方向延伸的隔离沟槽101e，所述隔离沟槽101e暴露出所述垂直鳍片1001沿所述第一方向的侧壁。所述第一沟槽101a和隔离沟槽101e相互平行且采用同道工艺形成，深度和宽度均相同。所述半导体衬底还具有第二沟槽101b，所述第二沟槽101b沿所述第二方向延伸并暴露出所述垂直鳍片1001的侧壁，所述第一沟槽101a沿着第一方向的端部延伸至所述第二沟槽101b，以使所述第一沟槽101a和所述第二沟槽101b在所述第二沟槽101b的侧壁上连通，并且所述第一沟槽101a的底表面高于所述第二沟槽101b的底表面，以使包含所述第二源/漏区107a在内的所述第一沟槽101a底部的鳍片102的侧壁暴露于所述第二沟槽101b中，所述埋入式导线105埋设在所述第二沟槽101b中并沿着第二方向延伸。也就是说，所述第一沟槽101a和隔离沟槽101e分别与所述第二沟槽101b在相交处连通，所述第二沟槽101b包括所述相交处在内的所有区域的深度相同，即图6A中的H1和图9A中的H2之和，所述第一沟槽101a在所述相交处以外的区域的深度H1小于所述相交处的深度H1+H2，即所述第一沟槽101a的深度小于第二沟槽101b的深度。沿第一方向延伸的隔离沟槽101e和沿第二方向延伸的第二沟槽101b在所述半导体衬底100中定义出垂直鳍片1001的位置，第一沟槽101a使得垂直鳍片1001呈U型，即所述垂直鳍片1001在沿第一方向上相对第一沟槽101a具有两个鳍片101，而所述垂直鳍片1001整体上在第二方向上相对第二沟槽101b构成一个具有第一沟槽101的U型鳍片。在形成填充于所述第一沟槽101a中的第一栅极结构112的同时还在所述隔离沟槽101e中填充第二栅极结构113作为虚拟栅极结构，本实施例的晶体管的其他结构均与图1所示的晶体管的结构相同，在此不再赘述。

本实施例的所述双栅极双垂直沟道晶体管中的第二栅极结构113作为虚拟栅极结构，可以为双栅极双垂直沟道晶体管接入衬底电压(接负电位)，以提高晶体管的电学性能。而且，本实施例的所述双栅极双垂直沟道晶体管可以通过隔离沟槽101e与相邻元件实现器件隔离，可以避免使用增大的浅沟槽隔离规则，大幅降低浅沟槽隔离制造的困难及隔离结构的工艺缺陷，有利于产品尺寸的进一步微缩以及器件性能的提高。

综上所述，本实用新型的双垂直沟道晶体管，具有双垂直L型沟道，相对于平面晶体管，双垂直L型沟道在占用相同衬底面积前提下，可以通过增大第一源/漏区和第二源/漏区之间的半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；而且由于双垂直L型沟道的第二源/漏区位于晶体管底部，无需直接在从晶体管表面引出，使晶体管外围的隔离更加容易形成，在相同尺寸情况下减小器件面积，进而在给定的空间量中可以提供更高的器件集成度。进一步地，在所述垂直鳍片沿第一方向的外侧壁外设有隔离沟槽，所述隔离沟槽中形成有第二栅极结构(即虚拟栅极结构)，由此形成双栅极双垂直沟道晶体管，一方面，虚拟栅极结构可以接入衬底电压，使得晶体管具有衬底电压的功能，进而使得晶体管电性更优化，另一方面，隔离沟槽、第二沟槽和第一沟槽的设置，可以避免使用增大的浅沟槽隔离规则，大幅降低浅沟槽隔离制造的困难，同时有利于产品尺寸的进一步微缩，进而有利于集成电路器件性能的提高。

本实用新型的双垂直沟道晶体管适用于更高存储密度的动态随机存储器等集成电路存储器。下面将以动态随机存储器中形成多个本实用新型的双垂直沟道晶体管(具有导电接触结构106)的工艺为例，并结合图4、图5A至图5F、图6A至图6F、图7A至图7E、图8A至图8G以及图9A至图9G，来详细说明本实用新型的双垂直沟道晶体管的制备方法。其中的第一方向即字线方向/行方向，第二方向即位线方向/列方向。

请参考图4，本实用新型一实施例提供一种双垂直沟道晶体管的制备方法，包括以下步骤：

S1，提供半导体衬底，并沿第一方向和第二方向分别刻蚀所述半导体衬底，以形成沿第二方向延伸的垂直鳍片以及第二沟槽，所述第二沟槽暴露出所述垂直鳍片沿第二方向延伸的侧壁，所述垂直鳍片中具有沿第一方向延伸的第一沟槽，所述第一沟槽沿着第一方向的端部延伸至所述第二沟槽，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，并且所述第一沟槽的底表面高于所述第二沟槽的底表面；

S2，形成埋入式导线于所述第二沟槽中，所述埋入式导线沿着第二方向延伸，并与所述第一沟槽底部的鳍片电连接；

S3，采用同一道离子注入工艺一步形成第一源/漏区和第二源/漏区，所述第一源/漏区形成于所述第一沟槽侧壁顶部的鳍片中，所述第二源/漏区形成于所述第一沟槽底部的鳍片中；以及，

S4，填充第一栅极结构于所述第二源/漏区上方的所述第一沟槽中。

图5A为本实用新型一实施例中的双垂直沟道晶体管的制备方法在执行步骤S1时的俯视结构示意图，图6A和图6B为在执行步骤S1过程中沿图5A中的XX’线的剖面结构示意图；图7A为在执行步骤S1过程中沿图5A中的MM’线的剖面结构示意图；图8A和图8B为在执行步骤S1过程中沿图5A中的YY’线的剖面结构示意图；图9A和图9B为在执行步骤S1过程中沿图5A中的NN’线的剖面结构示意图。

请参考图5A、图6A、图7A、图8A以及图9A，在步骤S1中，首先，提供一表面平坦的半导体衬底100，半导体衬底100为后续工艺提供操作平台，可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，其初始厚度为H，即半导体衬底100上、下表面之间的高度差。所述半导体衬底100例如绝缘体上硅(silicon-on-insulator，SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等；然后，分别沿相互垂直的第一方向和第二方向刻蚀所述半导体衬底100，以在所述半导体衬底100中形成沿第二方向延伸的垂直鳍片1001和第二沟槽101b，所述垂直鳍片1001中具有沿第一方向延伸的第一沟槽101a，所述垂直鳍片1001沿所述第一方向延伸的侧壁外侧具有沿第一方向延伸的隔离沟槽101e(即隔离沟槽101e和第一沟槽101a平行)。由于本实施例中，隔离沟槽101e相当于一条第一沟槽101a，可以称为虚拟的第一沟槽101a，且第一沟槽101a的深度小于第二沟槽101b，因此，可以先沿第二方向刻蚀所述半导体衬底100来形成多个沿第二方向延伸且呈并排布置的垂直鳍片1001，然后再沿所述第一方向刻蚀所述垂直鳍片1001，形成多条沿第一方向延伸且呈并排布置的线形的第一沟槽101a，并将每三条相邻的第一沟槽101a的中间一条作为隔离沟槽101e，具体过程如下：

步骤一、在所述半导体衬底100上形成用于定义出多条平行的第二沟槽101b的第一硬掩模图案(未图示)，使得所述第一硬掩模图案可以覆盖保护包括隔离沟槽101e以及两侧的第一沟槽101a对应的半导体衬底100区域而覆盖暴露出第二沟槽101b对应的半导体衬底100区域，所述第一硬掩模图案可以是具有氧化物层(未图示)和氮化物层(未图示)的层叠结构。更具体地，可以先采用沉积工艺等在半导体衬底100上顺序地形成所述氧化物层和所述氮化物层；进一步可以用光致抗蚀剂(未图示)涂覆氮化物层的表面，并且可以执行曝光工艺和显影工艺以形成光致抗蚀剂图案(未示出)，光致抗蚀剂图案可以暴露出半导体衬底100上要形成第二沟槽101b的区域，且暴露的部分可以具有并排布置的线形，例如暴露的部分可以彼此平行；然后，可以通过利用所述光致抗蚀剂图案作为刻蚀掩模的刻蚀工艺来顺序地刻蚀氮化物层和氧化物层，以形成第一硬掩模图案。之后，去除所述光致抗蚀剂图案。

步骤二、通过利用所述第一硬掩模图案作为刻蚀掩模的刻蚀工艺来刻蚀半导体衬底100，以形成多条深度为H1+H2的第二沟槽101b，两条相邻的第二沟槽101b之间的半导体衬底100即形成了一个沿第二方向延伸的完整鳍片(相当于多个垂直鳍片1001连为一体)，即所述第二沟槽暴露出所述完整鳍片沿第二方向延伸的侧壁。

步骤三、可以在整个结构之上形成牺牲层以填满所述第二沟槽101b，所述牺牲层的材质不同于半导体衬底100，以利于后续去除，例如为氧化硅、氮化硅或氮氧化硅等；随后，可以采用化学机械平坦化工艺去除第一硬掩模图案及其上方的牺牲层，以为后续工艺提供平坦的工艺表面。

步骤四、可以在剩余的牺牲层和半导体衬底100上形成第二硬掩模图案(未图示)。第二硬掩模图案用于定义出多条沿第一方向延伸呈并排布置的线形的第一沟槽101a，使得所述第二硬掩模图案可以暴露出第一沟槽101a和隔离沟槽101e对应的半导体衬底100和牺牲层区域而覆盖保护其他的区域，例如暴露的部分可以彼此平行，第二硬掩模图案的形成工艺可以参考所述第一硬掩模图案的形成工艺，在此不再赘述。

步骤五、通过利用所述第二硬掩模图案作为刻蚀掩模的刻蚀工艺来刻蚀半导体衬底100以及暴露出的牺牲层，刻蚀深度为H1，以形成多条深度为H1的第一沟槽100a，即所述第一沟槽101a沿着第一方向的端部延伸至所述第二沟槽101b，以使所述第一沟槽101a和所述第二沟槽101b在所述第二沟槽101b的侧壁上连通，并且所述第一沟槽101a的底表面高于所述第二沟槽101b的底表面。将每三条相邻的第一沟槽101a中的中间一条第一沟槽101a作为隔离沟槽101e，此时隔离沟槽101e和第二沟槽101b包围的垂直鳍片1001即为待形成的双垂直沟道晶体管的有源区，且每个双垂直沟道晶体管对应的垂直鳍片1001变为了具有第一沟槽101a的U形结构，第一沟槽101a底部的鳍片1001相对与第二沟槽101b的底表面的高度为H2。本步骤相当于对各个沿第二方向延伸的完整鳍片进行同步切割，进而形成各个具有第一沟槽101a的呈U型的垂直鳍片1001

步骤六、可以去除第二硬掩模图案以及剩余的牺牲层，以暴露出半导体衬底100的表面。去除牺牲层的工艺可以是湿法腐蚀工艺，去除第二硬掩模图案的工艺可以是化学机械平坦化工艺或湿法腐蚀工艺。

需要说明的是，上述步骤中先形成第二沟槽101b再形成第一沟槽101a、隔离沟槽101e，但本实用新型的技术方案并不仅仅限定于此，还可以先形成第一沟槽101a、隔离沟槽101e，再形成第二沟槽101b，具体方法与上述类似，在此不再赘述。

请参考图5A、图6B、图7B、图8B以及图9B，在步骤S1中，可以采用阱离子注入工艺，向所述垂直鳍片1001的底部注入与后续待形成的第二源/漏区107a反型的离子，以形成隔离区103，隔离区103和后续的第二源/漏区107a可以形成PN结，即通过PN结隔离实现双垂直沟道晶体管与外围相邻元件之间的隔离。其中，所述隔离区103的掺杂类型由需形成的晶体管的第二源/漏区107a中掺杂的离子的导电类型决定，例如本实施例中，若所形成的第二源/漏区107a中的掺杂的离子为N型，则所述隔离区103中掺杂的离子为P型。所述隔离区103的掺杂深度需要可根据实际状况进行调整，必须满足以下条件：所述隔离区103在所述第一沟槽101a底部延伸的部分103b需要位于后续形成的所述第二源/漏区107a的下方。此外，所述隔离区除103b以外的部分标记为103a。

图5B为本实用新型一实施例中的双垂直沟道晶体管的制备方法在执行步骤S2时的俯视结构示意图，图6B、图7B、图8C、图9C分别为在执行步骤S2过程中沿图5B中的XX’线、MM’线、YY’线以及NN’线的剖面结构示意图。请参考图5B、图6B、图7B、图8C以及图9C，在步骤S2中，形成所述埋入式导线105于所述第二沟槽101b中的具体过程如下：

步骤一，可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺(ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等，在具有U型垂直鳍片1001、隔离沟槽101e和第二沟槽101b的整个半导体衬底100结构之上形成第一介质层104，第一介质层104在第二沟槽101b底部上的厚度小于不小于H2且不小于后续形成的第二源/漏区107a的底表面高度，以使得后续形成的埋入式导线105的底表面不低于第二源/漏区107a的底表面而与第二源/漏区107a下方的半导体衬底100隔离，且后续形成的埋入式导线105的顶表面不高于第二源/漏区107a的顶表面，例如与第二源/漏区107a的顶表面齐平，以为后续的第一栅极结构112和第二栅极结构113的形成提供在全局上平坦的槽底表面。所述第一介质层104的材质只要相对半导体衬底100有较高的刻蚀选择比即可，例如为氧化硅、氮化硅或氮氧化硅等。

步骤二，可以采用各向异性的干法刻蚀工艺刻蚀所述第一介质层104，以暴露出所述垂直鳍片1001的第一沟槽101a以及垂直鳍片1001外侧的所述隔离沟槽101e(即第一沟槽101a和隔离沟槽101e不与第二沟槽101b相交的区域)的内表面(包括侧壁和底表面)，使得剩余的所述第一介质层104仅填充在所述第二沟槽101b中，并同时形成直线型的导线沟槽101c于所述第二沟槽101b上的第一介质层104中，此时剩余的第一介质层104的结构为L型或者直线型，当剩余的第一介质层104的结构为L型时，后续形成的埋入式导线105的一侧侧壁和底表面被剩余的第一介质层104包围覆盖，当剩余的第一介质层104为直线型时，剩余的第一介质层104完全位于后续形成的埋入式导线105下方，埋入式导线105仅仅底表面与剩余的第一介质层104接触，所述导线沟槽101c沿第二方向延伸至整个所述第二沟槽101b的长度，且所述导线沟槽101c暴露出所述垂直鳍片1001沿所述第二方向延伸的第二源/漏区107a高度内的侧壁，所述导线沟槽101c的底部未暴露出所述第二沟槽101b底部的半导体衬底100表面，所述导线沟槽101c的侧壁暴露出所述第一沟槽101a底部的鳍片102的侧壁，以使得后续形成的埋入式导线105与后续在第一沟槽101a底部的鳍片102中形成所述第二源/漏区107a电连接。

步骤三，可以通过电镀、物理气相沉积、化学气相沉积等工艺在所述导线沟槽101c中填满导电材料，以形成埋入式导线105，所述导电材料可以是单一的，以形成单层膜层结构的埋入式导线105，所述导电材料也可以多种的，以形成叠层结构的埋入式导线105，所述叠层结构可以包括金属底层和多晶硅顶层，所述金属底层可包含钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银或金等，但不限于此。所述多晶硅顶层可为未掺杂的多晶硅层或重掺杂多晶硅层，所述重掺杂多晶硅层例如为N型掺杂多晶硅层。

步骤四、采用干法刻蚀工艺至少刻蚀所述埋入式导线105靠近所述垂直鳍片1001的一侧，减小埋入式导线105的线宽，以形成导电接触槽101d于所述导线沟槽101c中，所述导电接触槽101d延伸至整个第二沟槽101b的长度，且所述导电接触槽101d的底部暴露出剩余的所述第一介质层104的顶表面。

步骤五、可以通过电镀、物理气相沉积、化学气相沉积等工艺填充导电接触结构106于所述导电接触槽101d中，导电接触结构106填满所述导电接触槽101d，并进一步对导电接触结构106进行刻蚀，去除后续所述第一沟槽101a底部的鳍片102区域以外的所述垂直鳍片1001侧壁上的导电接触结构106，以使得所述埋入式导线105与后续形成的所述第二源/漏区107a以外的所述垂直鳍片1001部分隔离开来，而在本步骤中重新被暴露出的导电接触槽101d区域将在后续被第二介质层108填满。

应当可以认识到，本实用新型中形成所述埋入式导线105的技术方案并不仅仅限定于此，只要能够所述埋入式导线105能与第一沟槽101a底部的鳍片102(即用于后续形成所述第二源/漏区107a的部分电连接，并与第一沟槽101a两侧的鳍片101以及所述第二源/漏区107下方的鳍片102绝缘隔离即可。因此，请继续参考图5B、图6B、图7B、图8C以及图9C，在本实用新型的另一实施例中，所述步骤S2形成所述埋入式导线105的技术方案还可以包括以下过程：

步骤一，可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺(ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等，在具有U型垂直鳍片1001、隔离沟槽101e和第二沟槽101b的整个半导体衬底100结构之上形成第一介质层104，第一介质层104在第二沟槽101b底部上的厚度小于H2且不小于后续形成的第二源/漏区107a的底表面高度，以使得后续形成的埋入式导线105的底表面不低于第二源/漏区107a的底表面而与第二源/漏区107a下方的半导体衬底100隔离，且后续形成的埋入式导线105的顶表面不高于第二源/漏区107a的顶表面，例如与第二源/漏区107a的顶表面齐平，以为后续的第一栅极结构112和第二栅极结构113的形成提供在全局上平坦的槽底表面。。

步骤二，可以采用各向异性的干法刻蚀工艺刻蚀所述第一介质层104，以暴露出所述垂直鳍片1001的第一沟槽101a以及垂直鳍片1001外侧的所述隔离沟槽101e(即第一沟槽101a和隔离沟槽101e不与第二沟槽101b相交的区域)的内表面(包括侧壁和底表面)，使得剩余的所述第一介质层104仅填充在所述第二沟槽101b中，并同时形成直线型的导线沟槽101c于所述第一介质层104中，此时剩余的第一介质层104为U型结构，所述导线沟槽101c沿第二方向延伸至整个所述第二沟槽101b的长度，且所述导线沟槽101c两侧均未暴露出沿所述第二方向延伸的第二源/

漏区107a高度内的半导体衬底100的侧壁，所述导线沟槽101c的底部未暴露出所述第二沟槽101b底部的半导体衬底100表面，此时，包含与所述第一沟槽101a和所述隔离沟槽101e相交处在内的第二沟槽101b中的所述第一介质层104的顶表面可以因刻蚀作用而与第一沟槽101a底部的顶表面齐平。

步骤三，可以通过电镀、物理气相沉积、化学气相沉积等工艺在所述导线沟槽101c中填满导电材料，以形成埋入式导线105。

步骤四、采用干法刻蚀工艺刻蚀去除所述埋入式导线105和所述第一沟槽101a底部的鳍片102之间的第一介质层104，以形成导电接触槽101d，所述导电接触槽101d的底部暴露出剩余的所述第一介质层104的顶表面，所述导电接触槽101d沿所述第二方向的长度仅仅是所述第一沟槽101a底部的鳍片102的长度(即第一沟槽101a的线宽)，第一介质层104可以直接将埋入式导线105、后续形成的导电接触结构106分别与第一沟槽101a两侧的鳍片101隔离开来，防止埋入式导线105、导电接触结构106与所述第一沟槽101a两侧的鳍片101电连接。

步骤五、可以通过电镀、物理气相沉积、化学气相沉积等工艺填充导电接触结构106于所述导电接触槽101d中，导电接触结构106填满所述导电接触槽101d中。

这种形成所述埋入式导线105的方案，可以避免第一沟槽101a两侧的鳍片101侧壁上的多余埋入式导线105和多余导电接触结构106的刻蚀，工艺相对简单。

在本实用新型的其他实施例中，在所述步骤二刻蚀所述第一介质层104时，还可以进一步使得第二沟槽101b中的第二介质层104呈直线型结构，其顶表面均位于后续形成的埋入式导线105的下方，第一介质层104的顶表面至待形成的第二源/漏区107a顶表面之间的第二沟槽101即为用于填充所述埋入式导线105和所述导电接触结构106的直线型的导线沟槽，所述埋入式导线105和所述导电接触结构106沿所述第一方向由远及近地依次靠近所述第二源/漏区107a而设置在所述导线沟槽中，所述导线沟槽剩余的空间被后续的第二介质层108填满。这种形成所述埋入式导线105的方案，可以降低第一介质层104的刻蚀难度。

上述方案中均是先形成埋入式导线105，后形成导电接触结构106，但本实用新型的技术方案并不仅仅限定于此，也可以先形成导电接触结构106再形成埋入式导线105，例如先刻蚀第一介质层104形成用于填充导电接触结构106的导电接触槽，并在导电接触槽中填充好导电接触槽之后，再刻蚀第一介质层104以形成用于填充埋入式导线105的导线沟槽101c，然后填充埋入式导线105于导线沟槽101c中，或者，先刻蚀第一介质层104形成用于填充导电接触结构106和埋入式导线105的导线沟槽101c，并在导线沟槽101c中先沉积导电接触结构106材料并刻蚀形成导电接触结构106，之后再沉积埋入式导线105材料，并刻蚀形成埋入式导线105，由此可以增大导电接触结构106形成的工艺窗口，并降低形成导电接触结构106的工艺难度，有利于提高埋入式导线105与后续形成的第二源/漏区107a之间的电连接性能。此外，需要说明的是，在本实用新型的其他实施例中，当第一介质层105的沉积厚度在第二源/漏区107a的底面时，可以额外沉积牺牲层来保护其他区域，并进一步刻蚀牺牲层，以打开导电接触结构106对应的导电接触槽，填充导电接触结构106于导电接触槽后，继续刻蚀牺牲层以打开所述以及埋入式导线105对应的导线沟槽，并填充埋入式导线105于导线沟槽中，之后去除所述牺牲层。

请继续参考图3、图5B、图6B、图7B、图8C以及图9C，在本实用新型的又一实施例中，所述步骤S2形成所述埋入式导线105的技术方案还可以包括以下过程：

步骤一，可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺(ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等，在具有U型垂直鳍片1001、隔离沟槽101e和第二沟槽101b的整个半导体衬底100结构之上形成第一介质层104，第一介质层104在第二沟槽101b底部上的厚度小于H2且不小于后续形成的第二源/漏区107a的底表面高度，以使得后续形成的埋入式导线105的底表面不低于第二源/漏区107a的底表面而与第二源/漏区107a下方的半导体衬底100隔离，且后续形成的埋入式导线105的顶表面不高于第二源/漏区107a的顶表面，例如与第二源/漏区107a的顶表面齐平，以为后续的第一栅极结构112和第二栅极结构113的形成提供在全局上平坦的槽底表面。。

步骤二，可以采用各向异性的干法刻蚀工艺刻蚀所述第一介质层104，以暴露出所述垂直鳍片1001的第一沟槽101a以及垂直鳍片1001外侧的所述隔离沟槽101e(即第一沟槽101a和隔离沟槽101e不与第二沟槽101b相交的区域)的内表面(包括侧壁和底表面)，使得剩余的所述第一介质层104仅填充在所述第二沟槽101b中，并同时形成梳状的导线沟槽101c于所述第二沟槽101b上的第一介质层104中，所述导线沟槽101c的底部未暴露出所述第二沟槽101b底部的半导体衬底100表面，所述导线沟槽101c具有沿所述第二方向延伸至整个所述第二沟槽101b的长度的梳基体开口部分以及从所述梳基体开口部分沿所述第一方向延伸至所述第二源/漏区107a的侧壁处的梳齿开口部分；此时，所述第二沟槽101b中的所述第一介质层104的顶表面可以因刻蚀作用而与第一沟槽101a的底表面齐平。

步骤三，可以通过电镀、物理气相沉积、化学气相沉积等工艺在所述导线沟槽101c中填满导电材料，以形成梳状的埋入式导线105。第一介质层104可以直接将埋入式导线105与所述第一沟槽101a两侧的鳍片101隔离开来，防止埋入式导线105与所述第一沟槽101a两侧的鳍片101电连接。请参考图3，梳状的所述埋入式导线105包括梳基体105a和梳齿105b，所述梳基体105a位于所述第二沟槽101b中并沿所述第二方向延伸，即所述梳基体105a填充在所述梳状的导线沟槽101c的梳基体开口部分中，并通过第一介质层104与第一沟槽101a两侧的鳍片101绝缘隔离，所述梳齿105b沿所述第一方向从所述梳基体105a上延伸至所述第一沟槽101a底部的鳍片102(即后续的第二源/漏区107a)的侧壁表面上，即所述梳齿105b填充在所述导线沟槽101c的梳齿开口部分中。由此，埋入式导线105可以直接通过其梳齿105b与后续形成的所述第二源/漏区107a电接触，进而节省导电接触结构106的制造工艺，进一步简化工艺，减少工艺缺陷。

图5C为本实用新型一实施例中的双垂直沟道晶体管的制备方法在执行步骤S3时的俯视结构示意图，图6C、图7B、图8D、图9D分别为在执行步骤S3过程中沿图5C中的XX’线、MM’线、YY’线以及NN’线的剖面结构示意图。

请参考图5C、图6C、图7B、图8D以及图9D，在步骤S3中，可以采用同一道源漏离子注入工艺对第一沟槽101a两侧顶部的鳍片101和第一沟槽101a底部的鳍片102进行源漏离子掺杂，以一步同时形成位于第一沟槽101a两侧顶部的鳍片101中的第一源/漏区107b以及位于第一沟槽101a底部的鳍片102中的第二源/漏区107a。此外，根据不同导电类型的晶体管结构，所述第一源/漏区107b和第二源/漏区107a中掺杂相应导电类型的离子，例如所述晶体管结构为N型晶体管时，则所述第一源/漏区107b和第二源/漏区107a中的掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷(P)离子、砷(As)离子、锑(Sb)离子；所述晶体管结构为P型晶体管时，则所述第一源/漏区107b和第二源/漏区107a中的掺杂离子为P型掺杂离子，所述P型掺杂离子例如为硼(B)离子、氟化硼(BF2⁺)离子、镓(Ga)离子、铟(In)离子。本实施例中，不需要分步离子注入形成第一源/漏区107b和第二源/漏区107a，所述的离子注入采用同一道工艺形成，由此形成的第一源/漏区107b和第二源/漏区107a，一方面，一步形成第一源/漏区107b和第二源/漏区107a离子注入工艺简单，简化了工艺流程，节约了生产成本，另一方面，所述离子注入工艺不受沟槽深度的制约，大幅度降低了离子注入工艺制造的困难，同时在改变沟槽深度的同时，不需要改变离子注入工艺的制程，有利于适应产品尺寸的改变。

图5D至5F为本实用新型一实施例中的双垂直沟道晶体管的制备方法在执行步骤S4时的俯视结构示意图，图6D至6F为在执行步骤S4过程中沿图5D至5F中的XX’线的剖面结构示意图；图7C至7E为在执行步骤S4过程中沿图5D至5F中的MM’线的剖面结构示意图；图8E至8G为在执行步骤S4过程中沿图5D至5F中的YY’线的剖面结构示意图；图9E至9G为在执行步骤S4过程中沿图5D至5F中的NN’线的剖面结构示意图。

请参考图5D、图6D、图7C、图8E以及图9E，图6D、图7C、图8E、图9E分别为沿图5D中的XX’线、MM’线、YY’线、NN’线的剖面结构示意图。在步骤S4中，首先，可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺(ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等，在具有第一源/漏区107b和第二源/漏区107a的在整个结构之上形成第二介质层108，第二介质层108能够填满第二沟槽101b。所述第二介质层108的材质只要相对半导体衬底100、埋入式导线105以及导电接触结构106有较高的刻蚀选择比即可，例如为氧化硅、氮化硅、氮化硅、无定形碳、有机介电材料(ODL)以及低K介质(介电常数K小于4)等。进一步地，可以采用化学机械平坦化(CMP)对所述第二介质层108的顶表面进行平坦化，以为后续的工艺提供平坦的工艺表面。可选地，对所述第二介质层108的顶表面进行平坦化时可以停止在第一源/漏区107b的顶表面上。

请参考图5E、图6E、图7D、图8F以及图9F，图6E、图7D、图8F、图9F分别为沿图5E中的XX’线、MM’线、YY’线、NN’线的剖面结构示意图。在步骤S4中，接着，可以通过光刻工艺并进一步结合等离子体刻蚀工艺去除所述第二源/漏区107a上方的第一沟槽101a(包括与第二沟槽101b相交的区域)以及隔离沟槽101e(包括与第二沟槽101b相交的区域)中的第二介质层108，以暴露出所述第二源/漏区107a的顶表面，即重新暴露出第一沟槽101a的侧壁和底面，也就是形成了栅极沟槽(也可说是字线沟槽)，此时，高于所述第二源/漏区107a顶表面的包括与第二沟槽101b连通处(即相交处)在内的第一沟槽101a的所有区域和包括与第二沟槽101b相交处在内的隔离沟槽101e的所有区域的第二介质层108均被去除，也就是重新暴露出的穿越多个并排设置的垂直鳍片1001的第一沟槽101a用于后续形成第一栅极结构112(即集成电路存储器的字线)，重新暴露出的位于所述多个并排设置的垂直鳍片1001外侧的隔离沟槽100用于后续形成第二栅极结构113(即双垂直沟道晶体管的虚拟栅极结构，也就是集成电路存储器的虚拟字线)；然后，可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺(ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等，在暴露出的第一沟槽101a的内表面和隔离沟槽101e的内表面上覆盖栅介质层109，所述第一沟槽101a的内表面包括具有第一源/漏区107b的鳍片101的内侧壁、第二源/漏区107a的顶表面以及所述第一沟槽101a与第二沟槽101b连通处的侧壁和底面，所述隔离沟槽101e的内表面包括具有第一源/漏区107b的鳍片101的外侧壁、半导体衬底100的顶表面以及所述隔离沟槽101e与第二沟槽101b连通处的侧壁和底面。当后续形成的第一栅极结构112和第二栅极结构113为多晶硅栅极结构时，栅介质层109的材质优选为二氧化硅；当后续形成的栅电极层110为金属栅极时，栅介质层109的材质优选为高K介质(K大于7)。

请参考图5F、图6F、图7E、图8G以及图9G，图5F为省略了第二介质层108以及栅极隔离层111等膜层的俯视结构示意图，图6F、图7E、图8G、图9G分别为沿图5F中的XX’线、MM’线、YY’线、NN’线的剖面结构示意图。在步骤S4中，填充栅电极层110(即字线)于具有所述栅介质层109的第一沟槽101a中，所述栅电极层110同时填充于具有所述栅介质层109的隔离沟槽110e中。具体过程包括：

首先，通过蒸镀、电镀、化学气相沉积、原子层沉积等工艺，在栅介质层109的表面上沉积栅电极层110，且在第一沟槽101a和隔离沟槽110e的底表面上的沉积厚度至少要达到需要形成的栅电极层110(即字线)所需的厚度，栅电极层110可以是单层结构，也可以是叠层结构，栅电极层110的材质可以是用于制作多晶硅栅极的材料，例如是未掺杂的多晶硅、掺杂的多晶硅，也可以是用于制作金属栅极的材料，例如包括依次层叠在栅介质层109的表面(包括底表面和侧壁)上的金属阻挡层(TiN等)、功函数层(TiAl、TiN等)以及金属电极层(例如是钨W等金属)；之后，可以通过回刻蚀或者化学机械平坦化工艺等去除第一沟槽101a和隔离沟槽110e以外的区域上的栅电极层110，以使得栅电极层110仅仅填充在第一沟槽101a和隔离沟槽110e中，且在第一沟槽101a和隔离沟槽110中剩余的栅电极层110的顶表面低于所述第一源/漏区107b的顶表面，甚至低于所述第一源/漏区107b的底表面；接着，可以采用物理气相沉积、化学气相沉积、原子层沉积等工艺，在被暴露出的栅介质层109和栅电极层110的表面上沉积栅极隔离层111，栅极隔离层111的材料包括但不限于氧化硅、氮化硅和氮氧化硅。之后，可以进一步地通过化学机械平坦化工艺去除第一源/漏区107b上方的多余的栅极隔离层111和栅介质层109，以将栅电极层110分别埋设于第一沟槽101a和隔离沟槽101e中，从而在第一沟槽101a中形成埋入式的第一栅极结构112(即埋入式的字线)，在隔离沟槽101e中形成埋入式的第二栅极结构113(即埋入式的虚拟字线或虚拟栅极结构)。

综上所述，本实用新型的双垂直沟道晶体管的制备方法，形成了双垂直L型沟道，相对于平面晶体管，双垂直L型沟道在占用相同衬底面积前提下，可以通过增大第一源/漏区和第二源/漏区之间的半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；而且由于双垂直L型沟道的第二源/漏区位于晶体管底部，无需直接在从晶体管表面引出，使晶体管外围的隔离更加容易形成，在相同尺寸情况下减小器件面积，进而在给定的空间量中可以提供更高的器件集成度。此外，本实用新型的双垂直沟道晶体管的制备方法，可以通过同一道离子注入工艺一道形成第一源/漏区和第二源/漏区，一方面，简化了工艺流程，节约了生产成本，另一方面，离子注入工艺不受沟槽深度的制约，大幅度降低了离子注入工艺制造的困难，同时在改变沟槽深度的同时，不需要改变离子注入工艺的制程，有利于适应产品尺寸的改变。进一步地，在所述垂直鳍片沿第一方向的外侧壁外设有隔离沟槽，所述隔离沟槽与所述第一沟槽采用同一道工艺形成，且在所述第一沟槽中填充第一栅极结构的同时也在所述隔离沟槽中填充第二栅极结构，(即虚拟栅极结构)，由此形成双栅极双垂直沟道晶体管，虚拟栅极结构可以接入衬底电压，使得晶体管具有衬底电压的功能，进而使得晶体管电性更优化，另一方面，隔离沟槽、第二沟槽以及第一沟槽，可以避免使用增大的浅沟槽隔离规则，大幅降低浅沟槽隔离制造的困难，同时有利于产品尺寸的进一步微缩，进而有利于集成电路器件性能的提高。本实用新型的双垂直沟道晶体管的制备方法适用于动态随机存储器等集成电路存储器的存储阵列的制造。

因此，请继续参考图3、图5F、图6F、图7E、图8G以及图9G，本实用新型一实施例提供一种集成电路存储器，包括多个本实用新型所述的双垂直沟道晶体管，这些双垂直沟道晶体管沿第一方向和第二方向按单元行、单元列排列成阵列，即每个双垂直沟道晶体管连接相应的存储电容器后即可形成存储单元和存储阵列，且每个所述单元行上的所有双垂直沟道晶体管的第一沟槽101a一体成型(即沿行方向连通为一体)，使得所述单元行上的所有双垂直沟道晶体管的第一栅极结构112一体成型而作为所述集成电路存储器的一条字线(WL)，且每个所述单元行的所有双垂直沟道晶体管的隔离沟槽101e一体成型(即沿行方向连通为一体)，使得所述单元行上的所有双垂直沟道晶体管的第二栅极结构113一体成型而作为所述集成电路存储器的一条虚拟字线(DUMMY WL)，每个所述单元列上的所有双垂直沟道晶体管的埋入式导线105一体成型而作为所述集成电路存储器的一条位线(BL)。所述隔离沟槽101e位于所述单元行上的所有双垂直沟道晶体管的垂直鳍片1001沿所述第一方向的外侧壁的外侧，并暴露出所述单元行上的所有所述双垂直沟道晶体管的所述垂直鳍片1001沿所述第一方向的外侧壁，用于实现相邻两个所述单元行上的所述双垂直沟道晶体管之间的隔离，所述隔离沟槽101e与所述第一沟槽101a采用同一道工艺形成，且所述隔离沟槽101e中埋设的虚拟字线与所述第一沟槽101a中埋设的字线采用同一道工艺中形成。

所述半导体衬底100中还具有沿着所述第二方向延伸的第二沟槽101b，所述第二沟槽101b暴露出所述单元列上的所有所述双垂直沟道晶体管的垂直鳍片1001沿所述第二方向延伸的侧壁，所述位线形成在所述第二沟槽101b中，所述第一沟槽101a和所述隔离沟槽101e沿着第一方向的端部延伸至所述第二沟槽101b，以使所述第一沟槽101a和所述隔离沟槽101e分别与所述第二沟槽101b在所述第二沟槽101b的侧壁上连通，并且所述第一沟槽101a和所述隔离沟槽101e深度相同且所述第一沟槽101a和所述隔离沟槽101e的底表面均高于所述第二沟槽101b的底表面，以使所述第二源/漏区107a暴露于所述第二沟槽101b中并电连接至所述位线，第一栅极结构112和第二栅极结构113的底面等高。

也就是说，本实用新型的集成电路存储器中，相邻两个所述单元列之间设有沿着所述第二方向延伸的第二沟槽101b，所述第二沟槽101b暴露出相邻两个所述单元列上的所有所述双垂直沟道晶体管的垂直鳍片1001沿所述第二方向延伸的侧壁，所述第二沟槽101b中填充有所述集成电路存储器的一条位线，所述位线与所述第二沟槽101b一侧的所述单元列上的所有所述双垂直沟道晶体管的第二源/漏区107a均电连接；相邻两个所述单元行之间有沿所述第一方向延伸的隔离沟槽101e，所述隔离沟槽101e暴露出相邻两个所述单元行上的所有所述双垂直沟道晶体管的所述垂直鳍片1001沿所述第一方向的外侧壁，用于实现相邻两个所述单元行上的所述双垂直沟道晶体管之间的隔离。

请继续参考图4，本实用新型还提供一种集成电路存储器的制备方法，采用本实用新型所述的双垂直沟道晶体管的制备方法制备多个双垂直沟道晶体管，且所有的所述双垂直沟道晶体管沿第一方向和第二方向按单元行、单元列排列成阵列，每个所述单元行上的所有所述双垂直沟道晶体管的第一沟槽101a一体成型，使得所述单元行上的所有所述双垂直沟道晶体管的第一栅极结构112一体成型以作为所述集成电路存储器的一条字线；每个所述单元列上的所有所述双垂直沟道晶体管的埋入式导线105一体成型以作为所述集成电路存储器的一条位线。其中，相邻两个所述单元列之间设有沿着所述第二方向延伸的第二沟槽101b，所述第二沟槽101b暴露出相邻两个所述单元列上的所有所述双垂直沟道晶体管的垂直鳍片1001沿所述第二方向延伸的侧壁，所述第二沟槽101b中填充有所述集成电路存储器的一条位线，所述位线与所述第二沟槽101b一侧的所述单元列上的所有所述双垂直沟道晶体管的第二源/漏区107a电连接。

本实用新型的集成电路存储器的制备方法，在形成所述第一沟槽101a的同时，还在所述半导体衬底100中形成有位于相邻两个所述单元行上的所述双垂直沟道晶体管之间的隔离沟槽101e，所述隔离沟槽101e沿所述第一方向延伸并暴露出相邻两个所述单元行上的所有所述双垂直沟道晶体管的所述垂直鳍片1001沿所述第一方向的外侧壁，用于实现相邻两个所述单元行上的所述双垂直沟道晶体管之间的隔离，填充第一栅极结构112于所述第二源/漏区107a上方的所述第一沟槽101a中的同时，还填充第二栅极结构113于所述隔离沟槽101e中，即所述隔离沟槽101e中对应同一侧的所述双垂直沟道晶体管的第二栅极结构113连为一体，以形成所述集成电路存储器的虚拟字线。

显然，本领域的技术人员可以对实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。