碳化硅半导体装置、电力变换装置、碳化硅半导体装置的制造方法以及电力变换装置的制造方法与流程

本发明涉及碳化硅半导体装置、电力变换装置、碳化硅半导体装置的制造方法以及电力变换装置的制造方法，特别涉及具有沟槽栅的碳化硅半导体装置、具有碳化硅半导体装置的电力变换装置、具有沟槽栅的碳化硅半导体装置的制造方法以及具有碳化硅半导体装置的电力变换装置的制造方法。

背景技术：

在功率电子设备中，作为控制向马达等负载的电力供给的开关元件，广泛使用igbt(insulatedgatebipolartransistor，绝缘栅双极晶体管)以及mosfet(metal-oxide-semiconductorfieldeffecttransistor，金属氧化物半导体场效应晶体管)。作为电力用半导体装置的mosfet中，特别广泛使用纵型mosfet。在纵型mosfet之一中，有沟槽栅型mosfet。沟槽栅型mosfet将形成于半导体晶片表面的沟槽的侧面用作沟道。由此，能够提高沟道宽度密度，所以能够提高器件的性能。

作为如上述的电力用半导体装置的半导体材料，近年来，开始适用作为宽带隙半导体的碳化硅(sic)。碳化硅具有高的绝缘破坏电场，所以能够提高半导体装置的耐压。因此，能够将半导体装置适用于使用更高电压的用途。但是，在该情况下，在作为开关元件的半导体装置成为断开状态时，对半导体装置施加高的电压。其结果，即使由能够耐住高电场的碳化硅构成的半导体区域不至于破坏，也由于被施加高电场而栅绝缘膜破坏的可能性变高。特别在沟槽栅型中，半导体层的上表面与基板之间的距离在沟槽的底部变近。进而，沟槽的底部的端具有角形状，所以电场易于集中。由于以上，担心沟槽的底部上的栅绝缘膜的可靠性的恶化。

为了缓和对沟槽的底部施加的电场，如国际公开第2012/077617号(专利文献1)公开，提出了以覆盖沟槽的底部的方式形成具有与漂移层具有的导电类型相逆的导电类型的杂质层的构造。具体而言，在n型漂移层设置沟槽栅构造，在该构造的底面形成p型的保护层。该保护层从对漏电极与源电极之间施加高偏压时的电场保护沟槽的底部。由此，能够将施加到形成于沟槽的底部附近的栅绝缘膜的电场强度保持得低。

通过这样利用保护层保护沟槽底部，能够提高可靠性。另一方面，在该情况下，在相邻的沟槽之间，起因于从p型保护层以及p型基区域延伸的耗尽层，形成jfet(junctionfet)区域。在mosfet的导通时，漏电流在被这些p型区域夹着的jfet区域中流过。在非导通，耗尽层从这些p型区域大幅延伸，但即使在导通时，耗尽层也从保护层向漂移层内扩展某种程度。其结果，导通时的电流路径变窄。换言之，产生jfet电阻。由此，半导体装置的导通电阻增大。

因此，如日本特开2015-072999号公报(专利文献2)公开的那样，提出了在n型的漂移层之上形成有具有比漂移层具有的杂质浓度高的杂质浓度的n型的电流分散层的构造。通过形成电流分散层，能够抑制耗尽层从保护层的延伸。因此，电流路径扩展。其结果，能够降低jfet电阻。另一方面，通过设置具有高的杂质浓度的电流分散层，电场强度进一步变高。担心起因于此而耐压降低。例如，担心起因于在断开时施加到栅绝缘膜的电场强度提高的、栅绝缘膜的破坏。如上述日本特开2015-072999号公报公开的那样，为了更可靠地防止耐压的降低，有在沟槽之间形成p型层的方法。在该情况下，除了沟槽的底部的p型保护层以外，耗尽层也从沟槽之间的p型层延伸。由此，能够在平面上进一步支撑断开时的电场。因此，能够更可靠地防止耐压的降低。

然而，从沟槽之间的p型层延伸的耗尽层在mosfet的导通时也造成影响。具体而言，由于jfet区域的面积增加，电流路径的狭窄进一步变大。其结果，未充分地得到n型电流分散层所起到的导通电阻降低的效果。

现有技术文献

专利文献

专利文献1：国际公开第2012/077617号

专利文献2：日本特开2015-072999号公报

技术实现要素：

但是，在沟槽栅型半导体装置中，导通电流沿着沟槽侧面流过，而且在沟槽下部从沟槽侧面扩散。因此，用于降低导通电阻的电流分散层最好特别配置于沟槽周边。然而，在日本特开2015-072999号公报所涉及的沟槽栅型碳化硅半导体装置中，在相邻的沟槽之间整体地形成n型电流分散层。因此，漂移层内的电场大幅增加，其结果，断开时的耐压有可能不必要地大幅降低。

本发明是为了解决如以上的课题而完成的，其目的在于提供一种能够在降低导通电阻的同时抑制耐压的降低的碳化硅半导体装置和使用该装置的电力变换装置。

本发明的碳化硅半导体装置具有漂移层、主体区域、源区域、栅绝缘膜、栅电极、源电极、沟槽底部保护层以及耗尽化抑制层。漂移层包含碳化硅，具有第1导电类型。主体区域设置于漂移层上，具有与第1导电类型不同的第2导电类型。源区域设置于主体区域上，具有第1导电类型。栅绝缘膜设置于到达至比主体区域深的位置的至少1个栅沟槽内，与主体区域以及源区域面对。栅电极设置于栅沟槽内，隔着栅绝缘膜与主体区域面对。源电极与源区域电连接。沟槽底部保护层设置于栅沟槽的底部，具有第2导电类型。耗尽化抑制层设置于栅沟槽的侧面与漂移层之间，从主体区域的下部延伸至比栅沟槽的底部深的位置，具有第1导电类型，具有比漂移层具有的第1导电类型的杂质浓度高的第1导电类型的杂质浓度。耗尽化抑制层具有的第1导电类型的杂质浓度随着远离栅沟槽的侧面而降低。

本发明的电力变换装置具有主变换电路、驱动电路以及控制电路。主变换电路具有上述碳化硅半导体装置，变换输入的电力而输出。驱动电路将驱动碳化硅半导体装置的驱动信号输出到碳化硅半导体装置。控制电路将控制驱动电路的控制信号输出到驱动电路。

本发明的碳化硅半导体装置的制造方法具有以下的工序。形成半导体层，该半导体层包括：漂移层，包含碳化硅且具有第1导电类型；主体区域，配置于漂移层上且具有与第1导电类型不同的第2导电类型；以及源区域，配置于主体区域上且具有第1导电类型。在半导体层形成到达至比主体区域深的位置的至少1个栅沟槽。在栅沟槽的底部形成具有第2导电类型的沟槽底部保护层。通过向栅沟槽的侧面的离子注入，在栅沟槽的侧面与漂移层之间，形成从主体区域的下部延伸至比栅沟槽的底部深的位置，具有第1导电类型，具有比漂移层具有的第1导电类型的杂质浓度高的第1导电类型的杂质浓度的耗尽化抑制层。在栅沟槽内形成与主体区域以及源区域面对的栅绝缘膜。在栅沟槽内形成隔着栅绝缘膜与主体区域面对的栅电极。形成与源区域电连接的源电极。

本发明的电力变换装置的制造方法具有以下的工序。通过上述碳化硅半导体装置的制造方法制造碳化硅半导体装置。形成：主变换电路，具有碳化硅半导体装置且变换输入的电力而输出；驱动电路，将驱动碳化硅半导体装置的驱动信号输出到碳化硅半导体装置；以及控制电路，将控制驱动电路的控制信号输出到驱动电路。

根据本发明的碳化硅半导体装置，耗尽层从具有第2导电类型的区域的延伸被耗尽化抑制层抑制。由此，得到降低碳化硅半导体装置的导通电阻的效果。进而，耗尽化抑制层具有的第1导电类型的杂质浓度随着远离栅沟槽的侧面而降低。由此，能够在得到上述效果的同时，抑制起因于耗尽化抑制层的漂移层内的电场增加。因此，能够抑制耐压的降低。根据以上，能够在降低导通电阻的同时，抑制耐压的降低。

根据本发明的电力变换装置，主变换电路具有碳化硅半导体装置。在该碳化硅半导体装置中，耗尽层从具有第2导电类型的区域的延伸被耗尽化抑制层抑制。由此，得到降低碳化硅半导体装置的导通电阻的效果。进而，耗尽化抑制层具有的第1导电类型的杂质浓度随着远离栅沟槽的侧面而降低。由此，能够在得到上述效果的同时，抑制起因于耗尽化抑制层的漂移层内的电场增加。因此，能够抑制耐压的降低。根据以上，能够在降低导通电阻的同时，抑制耐压的降低。因此，能够在降低功率损耗的同时，提高电力变换装置的可靠性。

根据本发明的碳化硅半导体装置的制造方法，形成抑制耗尽层从具有第2导电类型的区域的延伸的耗尽化抑制层。由此，得到降低碳化硅半导体装置的导通电阻的效果。进而，耗尽化抑制层通过向栅沟槽的侧面的离子注入而形成。由此，能够向耗尽化抑制层具有的第1导电类型的杂质浓度，容易地赋予如随着远离栅沟槽的侧面而降低那样的浓度分布。由此，能够在得到上述导通电阻降低的效果的同时，抑制起因于耗尽化抑制层的漂移层内的电场增加。因此，能够抑制耐压的降低。根据以上，能够在降低导通电阻的同时，抑制耐压的降低。

根据本发明的电力变换装置的制造方法，形成具有碳化硅半导体装置的主变换电路。在该碳化硅半导体装置的制造方法中，形成抑制耗尽层从具有第2导电类型的区域的延伸的耗尽化抑制层。由此，得到降低碳化硅半导体装置的导通电阻的效果。进而，耗尽化抑制层通过向栅沟槽的侧面的离子注入而形成。由此，能够向耗尽化抑制层具有的第1导电类型的杂质浓度，容易地赋予如随着远离栅沟槽的侧面而降低那样的浓度分布。由此，能够在得到上述导通电阻降低的效果的同时，抑制起因于耗尽化抑制层的漂移层内的电场增加。因此，能够抑制耐压的降低。根据以上，能够在降低导通电阻的同时，抑制耐压的降低。因此，能够在降低功率损耗的同时，提高电力变换装置的可靠性。

本发明的目的、特征、方面以及优点通过以下的详细的说明和附图将变得更加明确。

附图说明

图1是概略地示出本发明的实施方式1所涉及的碳化硅半导体装置的结构的图，是沿着图2的线i-i的部分剖面图。

图2是沿着图1的线ii-ii的部分剖面图，是与俯视时的栅沟槽以及耗尽化抑制层的图案布局对应的图。

图3是图1的栅沟槽附近的部分放大图，是通过层次示意地示出耗尽化抑制层的第1导电类型的杂质的浓度分布的图。

图4是根据仿真结果示出沿着图3的轴x1的实效杂质浓度的对数值的图表图。

图5是根据仿真结果示出沿着图3的轴x2的实效杂质浓度的对数值的图表图。

图6是概略地示出图1的碳化硅半导体装置的制造方法的第1工序的部分剖面图。

图7是概略地示出图1的碳化硅半导体装置的制造方法的第2工序的部分剖面图。

图8是概略地示出图1的碳化硅半导体装置的制造方法的第3工序的部分剖面图。

图9是概略地示出图1的碳化硅半导体装置的制造方法的第4工序的部分剖面图。

图10是概略地示出图1的碳化硅半导体装置的制造方法的第5工序的部分剖面图。

图11是概略地示出图1的碳化硅半导体装置的制造方法的第6工序的部分剖面图。

图12是概略地示出比较例的碳化硅半导体装置的导通状态下的耗尽层的延伸的部分剖面图。

图13是概略地示出实施例的碳化硅半导体装置的导通状态下的耗尽层的延伸的部分剖面图。

图14是根据仿真结果示出关于比较例以及实施例的各个的、单元间距与导通电阻之间的关系的图表图。

图15是根据仿真结果示出关于比较例以及实施例的各个的、单元间距与耐压之间的关系的图表图。

图16是示出图2的第1变形例的部分剖面图。

图17是示出图2的第2变形例的部分剖面图。

图18是概略地示出本发明的实施方式2所涉及的碳化硅半导体装置的结构的部分剖面图。

图19是概略地示出图18的碳化硅半导体装置的制造方法的一个工序的部分剖面图。

图20是概略地示出本发明的实施方式3所涉及的碳化硅半导体装置的结构的图，是沿着图21的线xx-xx的部分剖面图。

图21是沿着图20的线xxi-xxi的部分剖面图，是与俯视时的沟槽底部保护层以及耗尽化抑制层的图案布局对应的图。

图22是示出图21的变形例的与俯视时的沟槽底部保护层以及耗尽化抑制层的图案布局对应的图。

图23是概略地示出图20的碳化硅半导体装置的制造方法的一个工序的部分剖面图。

图24是概略地示出本发明的实施方式4所涉及的碳化硅半导体装置的结构的图，是沿着图25的线xxiv-xxiv的部分剖面图。

图25是沿着图24的线xxv-xxv的部分剖面图，是与俯视时的栅沟槽以及耗尽化抑制层的图案布局对应的图。

图26是示出图25的变形例的部分剖面图。

图27是概略地示出本发明的实施方式5所涉及的碳化硅半导体装置的结构的图，是沿着图28的线xxvii-xxvii的部分剖面图。

图28是沿着图27的线xxviii-xxviii的部分剖面图，是与俯视时的栅沟槽、接触沟槽以及耗尽化抑制层的图案布局对应的图。

图29是概略地示出本发明的实施方式6所涉及的碳化硅半导体装置的结构的图，是与俯视时的栅沟槽和耗尽化抑制层的图案布局对应的图，是沿着图30的线xxix-xxix的部分剖面图。

图30是沿着图29的线xxx-xxx的部分剖面图。

图31是概略地示出本发明的实施方式7所涉及的碳化硅半导体装置的结构的部分剖面图。

图32是概略地示出适用本发明的实施方式8所涉及的电力变换装置的电力变换系统的结构的框图。

(附图标记说明)

1：基板；2：漂移层；3：源区域；4：主体接触区域；5：主体区域；6：栅沟槽；7：沟槽底部保护层；8：耗尽化抑制层；9：栅绝缘膜；10：栅电极；11：源电极；12：漏电极；15：硅氧化膜；15p：注入掩模；16：层间绝缘膜；18：保护层接触孔；19：高杂质浓度区域；20：碳化硅层(半导体层)；31：元件区域；32：保护层接触区域；33：外周区域；60：接触沟槽；61、66：第1侧面部分；62、67：第2侧面部分；63：保护部分；64：非保护部分；65：交叉沟槽；68：外周沟槽；71～77：mosfet(碳化硅半导体装置)；100：电源；200：电力变换装置；201：主变换电路；202：驱动电路；203：控制电路；300：负载。

具体实施方式

以下，根据附图，详细说明本发明所涉及的实施方式。此外，本发明不限定于以下的记述，能够在不脱离本发明的要旨的范围内适宜地变更。另外，在以下所示的附图中，为了易于理解，各部件的比例尺有时与实际不同。在各附图之间也是同样的。

<实施方式1>

(结构)

图1是概略地示出本发明的实施方式1所涉及的mosfet71(碳化硅半导体装置)的结构的图，是沿着图2的线i-i的部分剖面图。图2是沿着图1的线ii-ii的部分剖面图，是与俯视时的栅沟槽6以及耗尽化抑制层8的图案布局对应的图。图1的剖面是相对俯视时的栅沟槽6的延伸方向(图2中的横向)垂直的面，在图1中，横向与栅沟槽6的宽度方向对应，纵向与栅沟槽6的深度方向对应。在图1的剖面视图中，在mosfet71中设置有多个栅沟槽6。

mosfet71(碳化硅半导体装置)具有基板1、碳化硅层20(半导体层)、栅绝缘膜9、栅电极10、层间绝缘膜16、源电极11以及漏电极12。碳化硅层20具有漂移层2、源区域3、主体接触区域4、主体区域5、沟槽底部保护层7以及耗尽化抑制层8。

基板1是具有n型(第1导电类型)的碳化硅基板。漏电极12设置于基板1的下表面上。在本实施方式中，漏电极12与基板1的下表面欧姆连接。

碳化硅层20设置于基板1的上表面上。具体而言，碳化硅层20在具有单结晶构造的基板1上外延生长。碳化硅层20具有面对基板1的下表面和与该下表面相反的上表面。在碳化硅层20的上表面上设置有栅沟槽6。栅沟槽6具有侧面以及底部。栅沟槽6的底部形成面，因此以下还有时将该底部称为底面。相对碳化硅层20的厚度方向(图1中的纵向)，栅沟槽6的侧面典型地实质上平行，但也可以倾斜。

漂移层2包含碳化硅。漂移层2具有n型。漂移层2具有比基板1具有的施主浓度(第1导电类型的杂质浓度、在此是n型的杂质浓度)低的施主浓度。

主体区域5设置于漂移层2上，在本实施方式中，直接设置于漂移层2上。主体区域5具有p型(与第1导电类型不同的第2导电类型)。

源区域3设置于主体区域5上。源区域具有n型，具有比漂移层2具有的施主浓度高的施主浓度。源区域3通过主体区域5从漂移层2隔开。主体接触区域4设置于主体区域5上。主体接触区域4具有p型，具有比主体区域5具有的受主浓度(第2导电类型的杂质浓度、在此是p型的杂质浓度)高的受主浓度。

碳化硅层20具有包括源区域3以及主体接触区域4的上表面。层间绝缘膜16设置于碳化硅层20的上表面上。层间绝缘膜16具有源接触孔。源电极11配置于设置有层间绝缘膜16的碳化硅层20的上表面上。源电极11经由层间绝缘膜16的源接触孔，与源区域3以及主体接触区域4电连接，具体而言欧姆连接。

栅沟槽6贯通主体区域，到达至比主体区域5深的位置。栅沟槽6的侧面与主体区域5以及源区域3面对。

栅绝缘膜9设置于栅沟槽6内，与主体区域5以及源区域3面对。栅电极10设置于栅沟槽6内，隔着栅绝缘膜9与主体区域5面对。

沟槽底部保护层7具有p型。沟槽底部保护层7设置于栅沟槽6的底部，与栅沟槽6的底部相接。沟槽底部保护层7设置于栅沟槽6的底面的至少一部分即可。沟槽底部保护层7也可以如图1所示设置于栅沟槽6的底面整体，由此能够进一步降低施加到栅绝缘膜9的电场。沟槽底部保护层7可以具有比栅沟槽6的底面具有的宽度宽的宽度，也可以覆盖由栅沟槽6的底面和侧面形成的角部。

耗尽化抑制层8与栅沟槽6的侧面和漂移层2相接，设置于栅沟槽6的侧面与漂移层2之间。另外，耗尽化抑制层8与主体区域5的下部相接，从主体区域5的下部延伸至比栅沟槽6的底部深的位置。另外，耗尽化抑制层8与沟槽底部保护层7的侧面相接。

耗尽化抑制层8具有n型。耗尽化抑制层8具有的施主浓度高于漂移层2具有的施主浓度。另外，耗尽化抑制层8具有的施主浓度需要充分高，使得在mosfet71的导通时从相互相邻的沟槽底部保护层7延伸的耗尽层不重叠。另外，为了在向mosfet71施加高偏置电压时不会对栅沟槽6的底部施加过度高的电场，需要耗尽化抑制层8具有的施主浓度不过度地高。鉴于这些点，耗尽化抑制层8的施主浓度最好为漂移层的施主浓度的2倍至10倍程度，具体而言最好为1×10¹⁵cm^-3～1×10¹⁸cm^-3的范围。

为了即使在向mosfet71施加高偏置电压时也不会对栅沟槽6底部施加过度高的电场，需要耗尽化抑制层8的宽度不过度大。例如，耗尽化抑制层8的宽度最好为单元间距的5％～40％的范围。需要选择耗尽化抑制层8的深度，使得在导通时抑制从沟槽底部保护层7在平面方向延伸的耗尽层并且在断开时该耗尽层向漂移层2内充分地延伸从而维持耐压。因此，耗尽化抑制层8最好在深度方向上在0.1μm～1μm的范围与沟槽底部保护层7的侧面相接。此外，在本说明书中，单元间距与相邻的栅沟槽6的中心间的距离相当。

在图1中，栅沟槽6包括相互相邻的1对栅沟槽6(例如图1中的右侧以及中央的栅沟槽6)。漂移层2具有从设置于1对栅沟槽6的一方的耗尽化抑制层8的侧面延伸至设置于1对栅沟槽6的另一方的耗尽化抑制层8的侧面的部分。换言之，在设置于1对栅沟槽6的一方的耗尽化抑制层8的侧面与设置于1对栅沟槽6的另一方的耗尽化抑制层8的侧面之间，配置有耗尽化抑制层8以外的n型的部分，具体而言配置有漂移层2。

图3是图1的栅沟槽6附近的部分放大图，是通过层次示意地示出耗尽化抑制层8的施主的浓度分布的图。耗尽化抑制层8具有的施主浓度无需均匀。在本实施方式中，在从碳化硅层20表面起同一深度下的与栅沟槽6底面平行的方向(图3中的横向)上，耗尽化抑制层8具有的施主浓度随着远离栅沟槽6的侧面而降低。在此，上述“耗尽化抑制层8具有的施主浓度随着远离栅沟槽6的侧面而杂质浓度变低”这样的特征如参照图4后述，容许包括杂质浓度成为恒定的区域，至少意味着包括表示从栅沟槽6侧面起的距离和施主浓度的关系的浓度曲线成为单调减少的区域。换言之，关于耗尽化抑制层8具有最小的施主浓度的位置，以耗尽化抑制层8具有最大的施主浓度的位置为基准，位于与最邻接的栅沟槽6的侧面相反的一侧。

如上所述浓度降低的分布也可以通过由具有阶段性地低的杂质浓度的多层构造构成耗尽化抑制层8而得到。或者，该分布也可以通过耗尽化抑制层8的杂质浓度连续地降低而得到。

此外，在图3中，示出耗尽化抑制层8的杂质浓度在深度方向上均匀，但耗尽化抑制层8的杂质浓度无需在深度方向上相同。

图4以及图5的各个是根据仿真结果示出沿着图3的轴x1以及轴x2的实效杂质浓度的对数值的图表图。在此“实效杂质浓度”是指，施主浓度nd和受主浓度na的差分的绝对值。在图中，关于实效杂质浓度的分布，实线表示仿真结果，虚线箭头表示示意性的分布。此外，实线的细致的变动是仿真中的计算上的误差，作为杂质添加工序中的设计上的浓度分布，例如，可以使用虚线箭头所示的分布。

参照图4，在图表的上方，示出轴x1上的各区域与漂移层2、耗尽化抑制层8、栅绝缘膜9以及栅电极10中的哪一个对应。在沿着轴x1的位置，实质上未添加受主杂质，因此，纵轴的实效杂质浓度实质上与施主杂质浓度对应。如图所示，耗尽化抑制层8中的施主浓度的值虽然也可以部分性地具有浓度大致恒定的区域(在图中参照横向的虚线箭头)，但作为整体的倾向，随着远离栅沟槽6的侧面而降低(在图中参照倾斜方向的虚线箭头)。

参照图5，在图表的上方，示出轴x2上的各区域与漂移层2、耗尽化抑制层8以及沟槽底部保护层7中的哪一个对应。在沿着轴x2的位置，在沟槽底部保护层7及其附近的部分中添加有受主杂质，在沟槽底部保护层7和耗尽化抑制层8的边界，导电类型反转，所以在该边界附近，可见实效杂质浓度的急剧的下跌。在其以外的部分中，实质上未添加受主杂质，因此，纵轴的实效杂质浓度实质上与施主杂质浓度对应。耗尽化抑制层8中的施主浓度的值虽然也可以部分性地具有浓度大致恒定的区域，但作为整体的倾向，随着远离栅沟槽6的侧面而降低(在图中参照倾斜方向的虚线箭头)。

此外，参照图2，在本实施方式中，mosfet71的单元构造是条纹状。即，栅沟槽6条纹状地设置。另外，即使其宽度不同，沟槽底部保护层7(图1)的图案布局也可以是与栅沟槽6同样的图案布局。另外，以夹着栅沟槽6的方式，耗尽化抑制层8条纹状地设置。另外，即使其宽度不同，源区域3(图1)的图案布局也可以是与耗尽化抑制层8同样的图案布局。

(制造方法)

图6～图11的各个是概略地示出mosfet71(图1)的制造方法的一个例子中的第1～第6工序的部分剖面图。这些剖面图的视场与图1的视场对应。以下，参照这些图，说明制造方法。此外，在说明中作为例子举出的材料可适宜地变更为具有同等的功能的材料。

参照图6，在基板1上通过外延生长形成n型的碳化硅层20。碳化硅层20(漂移层2)的施主浓度设为1×10¹⁴cm^-3～1×10¹⁷cm^-3。此外，碳化硅层20的一部分原样地成为漂移层2(图1)。

参照图7，在碳化硅层20的上表面部分中，使用离子注入或者外延生长，形成源区域3、主体接触区域4以及主体区域5。形成这些的顺序任意。源区域3的施主浓度设为1×10¹⁸cm^-3～1×10²⁰cm^-3，主体接触区域4的受主浓度设为1×10¹⁹cm^-3～1×10²¹cm^-3。主体区域5的受主浓度优选设为1×10¹⁴cm^-3～1×10¹⁸cm^-3的范围，其浓度以及厚度也可以不均匀。碳化硅层20中的比主体区域5更下方的部分成为漂移层2。如以上所述，形成包括漂移层2、主体区域5、源区域3以及主体接触区域4的碳化硅层20。

参照图8，在碳化硅层20上，通过蚀刻，形成贯通源区域3以及主体区域5的栅沟槽6。具体而言，首先在碳化硅层20上沉积1μm～2μm厚的硅氧化膜15。接下来，使用光刻技术以及反应性离子蚀刻处理将硅氧化膜15进行构图。通过将构图的硅氧化膜15用作蚀刻掩模的反应性离子蚀刻，形成栅沟槽6。栅沟槽6的深度是主体区域5的深度以上，设为1.0μm～6.0μm。

参照图9，在栅沟槽6的底部，形成具有p型的沟槽底部保护层7。具体而言，如在图中虚线所示，将硅氧化膜15用作注入掩模，进行受主的离子注入。在该离子注入中使用的离子束的方向也可以与碳化硅层20的厚度方向(即栅沟槽6的深度方向)实质上平行。此外，也可以形成硅氧化膜15以外的掩模作为注入掩模。另外，沟槽底部保护层7也可以代替离子注入而通过外延生长形成。具体而言，也可以在与沟槽底部保护层7的厚度对应地更深地形成栅沟槽6之后，通过栅沟槽6内的外延生长形成沟槽底部保护层7。或者，也可以在形成栅沟槽6之前预先形成沟槽底部保护层7。在该情况下，通过在沟槽底部保护层7上蚀刻碳化硅层20，形成栅沟槽6。优选，沟槽底部保护层7的受主浓度设为1×10¹⁷cm^-3～5×10¹⁹cm^-3的范围，厚度设为0.1μm～2.0μm的范围。沟槽底部保护层7也可以在深度方向具有浓度分布。另外，沟槽底部保护层7也可以具有厚度相互不同的部分。沟槽底部保护层7可以覆盖栅沟槽6的底部的角或者也可以仅与栅沟槽6的底部相接而与角不相接。

参照图10以及图11的各个，通过向栅沟槽6的右侧面以及左侧面的离子注入，在栅沟槽6的侧面与漂移层2之间，形成耗尽化抑制层8。以使耗尽化抑制层8具有的施主浓度随着远离栅沟槽6的侧面而降低的方式，进行该离子注入。通过调整离子注入的能量，容易地得到这样的浓度分布。以下，关于该工序详述。

如图所示，形成耗尽化抑制层8的工序包括照射相对碳化硅层20的厚度方向(在图中纵向)倾斜的离子束(在图中虚线箭头)的工序。具体而言，在从上方照射离子束的情况下，以使栅沟槽6的侧面在某种程度上朝向上方的方式使基板1倾斜。由此，离子束能够到达栅沟槽6的侧面上。因此，能够对栅沟槽6的侧面注入杂质。

此时，最好以使杂质注入至栅沟槽6的底部的角的方式、即以不仅从栅沟槽6的侧面而且从栅沟槽6的底面的一部分也向碳化硅层20中注入杂质的方式，选择基板1的倾斜角度。由此，能够直至沟槽底部保护层7的侧面的更深的位置，形成耗尽化抑制层8。具体而言，在图10所示的剖面视图中，最好以沿着连接还包括注入掩模的侧壁的栅沟槽6的侧壁的上端(图10中的点pa)和与该侧壁相向的侧壁的下端(图10中的点pb)的直线的角度为中心，以±15度的范围的倾斜角度进行离子注入。

上述倾斜角度无需恒定，也可以相对某个侧面以不同的多个角度进行多次离子注入。优选，形成耗尽化抑制层8的工序包括：以仅栅沟槽6的侧面中的远离栅沟槽6的底部的区域被暴露于离子束那样的第1离子束角度(比图10的虚线箭头浅的角度)照射离子束的工序；以及以包括栅沟槽6的底部及侧面的区域被暴露于离子束那样的第2离子束角度(比图10的虚线箭头深的角度)照射离子束的工序。更优选，在将栅沟槽6的侧面和底部的边界被暴露于离子束并且栅沟槽6的底部不被暴露于离子束的离子束角度、即图10的虚线箭头的角度设为第3离子束角度时，第1离子束角度以及第2离子束角度的各个和第3离子束角度的差异设为15度以内。

在此，在图10以及图11中，示意地示出耗尽化抑制层8的形状。如上所述，在通过所谓倾斜注入形成耗尽化抑制层8的情况下，严密而言，耗尽化抑制层8的底面以及侧面的各个不与栅沟槽6的底面以及侧面平行。

此外，在离子注入时，基板1不仅可以如上所述倾斜，而且也可以在基板1的面内方向上旋转。可以在上述用于形成耗尽化抑制层8的杂质注入中，从栅沟槽6的与主体区域5邻接的侧面以及栅沟槽6的与沟槽底部保护层7邻接的底面也注入杂质。即，也可以对与主体区域5以及沟槽底部保护层7重复的区域注入一部分施主。但是，注入到这样的重复的区域的施主杂质的注入量被抑制为不产生导电类型的反转的程度。

在离子注入后，硅氧化膜15被去除。此外，也可以在去除硅氧化膜15之后，再次进行离子注入。或者，也可以在用于形成耗尽化抑制层8的最初的离子注入之前去除硅氧化膜15。也可以以仅对mosfet71的活性区域进行离子注入的方式，使用光刻，形成具有仅活性区域开口的图案的注入掩模。进而，耗尽化抑制层8的形成也可以在沟槽底部保护层7的形成之前进行。

接下来，在上述工序中通过离子注入添加的杂质被活性化。具体而言，进行使用热处理装置的退火。该退火在氩(ar)气等惰性气体气氛中或者真空中，在1300℃～1900℃、30秒～1小时的条件下进行。

再次参照图1，在栅沟槽6内形成栅绝缘膜9以及栅电极10。具体而言，首先，栅绝缘膜9以及栅电极10形成于整个面。之后，通过使用构图或者凹蚀，仅在栅沟槽6内使栅绝缘膜9和栅电极10残存。

此外，在图1中，对应于栅电极10的底部的位置的栅绝缘膜9的膜厚(在图中纵向的尺寸)和对应于栅电极10的侧部的位置的栅绝缘膜9的膜厚(在图中横向的尺寸)设为相同的程度，但也可以对应于栅电极10的底部的位置的栅绝缘膜9的膜厚大于对应于栅电极10的侧部的位置的栅绝缘膜9的膜厚。栅绝缘膜9中的、直接参与mosfet71的开关动作、即通过栅电极10向沟道区域施加电场的控制的仅为对应于栅电极10的侧部的部分，对应于栅电极10的底部的部分不直接参与。因此，栅绝缘膜9中的对应于栅电极10的底部的部分的膜厚不对mosfet71的阈值电压直接造成影响，因此根据需要可以设定得大。如上所述，栅沟槽6底部易于引起起因于电场集中的绝缘破坏。如上所述，通过选择性地增大栅绝缘膜9中的对应于栅电极10的底部的部分的膜厚，能够进一步抑制栅绝缘膜9发生绝缘破坏。

接下来，在如上所述设置有栅绝缘膜9以及栅电极10的碳化硅层20的整个面上，形成层间绝缘膜16。接下来，通过将层间绝缘膜16进行构图，形成到达源区域3以及主体接触区域4的源接触孔。

接下来，以与源区域3的上部和主体接触区域4的上部相接的方式形成源电极11。源电极11需要与源区域3以及主体接触区域4欧姆接触。作为适合于其的形成方法，例如，首先，在包括源接触孔的层间绝缘膜16的整个面上，使以ni为主成分的金属膜成膜。接下来，通过在600℃～1100℃的热处理中使金属膜与碳化硅层20反应，形成成为欧姆电极的硅化物膜。之后，在层间绝缘膜16上残留的未反应的金属膜通过湿蚀刻去除。之后，也可以再次进行热处理。通过在比先前的热处理高的温度下进行该热处理，形成具有更低的接触电阻的欧姆接触。进而，通过沉积al合金等电极材料，在层间绝缘膜16上以及源接触孔上形成源电极11。

最后，在基板1的背面上使用al合金等形成漏电极12。由此，制作具有如图1所示的单元构造的mosfet71。

(比较例)

图12以及图13的各个是示意地示出比较例的mosfet70以及本实施方式的mosfet71的导通状态下的耗尽层dl的延伸的部分剖面图。比较例的mosfet70不具有耗尽化抑制层8(图13)。

参照图12，在比较例的mosfet70中，由于从沟槽底部保护层7延伸的耗尽层dl的影响，在相邻的沟槽底部保护层7之间形成jfet区域。由此，导通电流路径狭窄，从而产生jfet电阻。

参照图13，即使在本实施方式的mosfet71中，上述狭窄也某种程度地产生。然而，通过设置具有比漂移层2的施主浓度高的施主浓度的耗尽化抑制层8，抑制耗尽层dl的延伸。由此，导通电流路径的狭窄被缓和，从而jfet电阻被降低。另外，通过这样扩大导通电流路径，即使使用更小的单元间距，也不易受到jfet电阻的增加的影响。由此，能够使沟道宽度密度增加。由此，能够进一步降低导通电阻。另外，通过单元间距的缩小，沟槽底部保护层7间的距离变小，从而能够缓和施加到栅沟槽6底部的电场。由此，耐压和栅绝缘膜9的可靠性提高。

(仿真结果)

图14是根据仿真结果示出关于上述比较例(用圆形的描绘)和本实施方式的实施例(用三角形的描绘)的各个的、单元间距与导通电阻之间的关系的图表图。相比于比较例，实施例具有更低的导通电阻。认为其理由在于，如上所述，耗尽化抑制层8抑制jfet区域的扩展。另外，可知通过单元间距从值“4”缩小到值“3”程度，降低导通电阻的效果进一步提高。另外，即使单元间距被进一步缩小到值“2.5”，仍避免导通电阻的增大。

图15是根据仿真结果示出关于上述比较例(用圆形的描绘)以及上述实施例(用三角形的描绘)的各个的单元间距与耐压之间的关系的图表图。根据该结果，可知如果确保某种程度的单元间距(例如值“3”程度以上)，则耐压几乎不依赖于有无耗尽化抑制层8。如果与上述导通电阻的仿真结果一并考虑，则通过在不发生耐压降低的范围缩短单元间距，能够提高沟道宽度密度并且缓和向栅沟槽6底部的电场。因此，根据实施例，相比于具有相同的耐压的比较例，得到更低的导通电阻。由此，耐压和导通电阻的折中被改善。

另一方面，如从图15可知，即使在耗尽化抑制层8之间介有漂移层2，在单元间距过短时(例如值“2.5”)，仍产生设置耗尽化抑制层8所致的耐压降低。在假设不仅是栅沟槽6之间的一部分而且在整体也形成耗尽化抑制层8时，易于推测耐压可能进一步降低。在本实施方式中，在耗尽化抑制层8之间介有漂移层2，并且耗尽化抑制层8的施主浓度随着远离栅沟槽6而降低，所以能够在抑制碳化硅层20内部的电场增加的同时，抑制耗尽层从沟槽底部保护层7的延伸。其结果，能够在抑制耐压降低的同时，实现导通电阻降低。

此外，在本实施方式中，p型的沟槽底部保护层7设置于栅沟槽6的底部，但未使用在相邻的栅沟槽6之间还设置p型保护层的结构。然而，也可以根据需要使用这样的结构。即使在上述结构中，也最好在设置于栅沟槽6之间的中央部分的p型保护层与耗尽化抑制层8之间介有漂移层2。由此，能够抑制由于设置耗尽化抑制层8而产生的电场增加。但是，在该情况下，需要考虑由于从上述p型保护层延伸的耗尽层而导通电流路径变得狭窄来设定单元间距。因此，从单元间距缩小这样的观点，更优选为作为不具有上述p型保护层的结构的本实施方式的结构。

如以上所述，通过设置耗尽化抑制层8，能够降低导通电阻。另外，通过远离栅沟槽6之间的中央地配置耗尽化抑制层8，断开时的电场被缓和，因此耐压提高。进而，能够实现单元间距的缩小，能够实现沟道宽度密度的增加和栅沟槽6底部的电场缓和。通过这些效果，能够降低导通电阻并且提高耐压。即，能够改善mosfet的导通特性以及断开特性之间的折中。

(效果的总结)

根据本实施方式1的mosfet71，耗尽层从具有p型的区域的延伸被耗尽化抑制层8抑制。由此，得到降低mosfet71的导通电阻的效果。进而，耗尽化抑制层8具有的施主浓度随着远离栅沟槽6的侧面而降低。由此，能够在得到上述效果的同时，抑制起因于耗尽化抑制层8的漂移层2内的电场增加。因此，能够抑制耐压的降低。根据以上，能够在降低导通电阻的同时，抑制耐压的降低。

漂移层2具有从设置于相互相邻的1对栅沟槽6的一方的耗尽化抑制层8的侧面延伸至设置于1对栅沟槽6的另一方的耗尽化抑制层8的侧面的部分。由此，相比于在上述侧面之间存在具有比漂移层2的杂质浓度高的杂质浓度的n型的区域的情况，碳化硅层20内的电场被进一步缓和。因此，能够进一步抑制耐压的降低。另外，与在上述侧面之间存在p型的区域的情况(例如上述日本特开2015-072999号公报的技术的情况)不同，避免起因于从该区域延伸的耗尽层而导通电流路径狭窄。因此，能够进一步降低导通电阻。

通过如上所述抑制耗尽层的延伸，不会使jfet电阻大幅增加而能够高密度地形成栅沟槽6。由此，能够使沟道宽度密度增加，所以能够使导通电阻进一步降低。另外，通过栅沟槽6间距离的缩短，在栅沟槽6底部施加到栅绝缘膜9的电场强度被缓和，所以耐压进一步提高。根据以上，能够改善导通电阻和耐压的折中，能够使器件性能提高。

根据本实施方式1的制造方法，形成抑制耗尽层从具有p型的区域的延伸的耗尽化抑制层8。由此，得到降低mosfet71的导通电阻的效果。进而，通过向栅沟槽6的侧面的离子注入，形成耗尽化抑制层8。由此，能够向耗尽化抑制层8具有的施主浓度，容易地赋予如随着远离栅沟槽6的侧面而降低那样的浓度分布。由此，能够在得到上述导通电阻降低的效果的同时，抑制起因于耗尽化抑制层8的漂移层2内的电场增加。因此，能够抑制耐压的降低。根据以上，能够在降低导通电阻的同时，抑制耐压的降低。

形成耗尽化抑制层8的工序包括照射相对碳化硅层20的厚度方向倾斜的离子束的工序。由此，能够使离子束充分到达栅沟槽6的侧面。

优选，形成耗尽化抑制层8的工序包括：以仅栅沟槽6的侧面中的远离栅沟槽6的底部的区域被暴露于离子束那样的第1离子束角度(比图10的虚线箭头浅的角度)照射离子束的工序；以及以包括栅沟槽6的底部及侧面的区域被暴露于离子束那样的第2离子束角度(比图10的虚线箭头深的角度)照射离子束的工序。更优选，在将栅沟槽6的侧面和底部的边界被暴露于离子束并且栅沟槽6的底部不被暴露于离子束的离子束角度、即图10的虚线箭头的角度设为第3离子束角度时，第1离子束角度以及第2离子束角度的各个和第3离子束角度的差异设为15度以内。由此，避免对栅沟槽6的底部过度注入施主。因此，避免配置于栅沟槽6的底部且具有p型的沟槽底部保护层7的实效的杂质浓度过度地降低。

(变形例)

在上述说明中，如图2所示，单元构造是条纹状。然而，单元构造不限定于条纹状。

图16是示出图2的第1变形例的部分剖面图。在本变形例中，单元构造是格子状。此外，本例子也具有与和图1同样的剖面视图对应的构造，在该剖面视图中存在多个栅沟槽6。此外，在图16中单元纵向以及横向排列，但也可以不一定排列。另外，单元的形状不限定于正方形，可以是长方形等其他四边形，也可以是四边形以外的多边形。另外，也可以多边形的角具有曲率。

图17是示出图2的第2变形例的部分剖面图。在本变形例中，耗尽化抑制层8岛状地配置。这样的配置能够通过使用利用光刻的构图来形成。

在这些变形例中，即使其宽度不同，沟槽底部保护层7(图1)的图案布局也可以是与栅沟槽6同样的图案布局。另外，以夹着栅沟槽6的方式设置有耗尽化抑制层8。另外，即使其宽度不同，源区域3(图1)的图案布局也可以是与耗尽化抑制层8同样的图案布局。

(附记)

在上述中说明了mosfet，但碳化硅半导体装置不限定于mosfet。

例如，碳化硅半导体装置也可以是igbt。在上述mosfet71中，漂移层2和基板1(缓冲层)具有相同的导电类型，但如果使基板1的导电类型与漂移层2的导电类型不同，则得到igbt。具体而言，在图1的结构中，如果使基板1的导电类型并非n型而变更为p型，则得到igbt的结构。在该情况下，mosfet71的源区域3以及源电极11的各个与igbt的发射极区域以及发射极电极对应，mosfet71的漏电极12与集电极电极对应。另外，得到igbt的方法不限定于上述例子。例如，也可以在n型基板上形成n型半导体层，在该n型半导体层上形成p型集电极层，之后，去除n型基板。由此，得到n型半导体层和p型集电极层的层叠构造。之后，通过针对该层叠体实施与本实施方式类似的工序，得到igbt。

还能够使用氧化膜以外的膜作为栅绝缘膜。因此，碳化硅半导体装置也可以是mosfet以外的misfet(metal-insulator-semiconductorfieldeffecttransistor，金属-绝缘体-半导体场效应晶体管)。

另外，在上述中，说明了作为第1导电类型使用n型并且作为第2导电类型使用p型的情况，但这些导电类型也可以互换。在该情况下，上述说明中的“施主”以及“受主”的用语被相互替换。

此外，上述附记的内容在以下记载的其他实施方式的各个也相应。

<实施方式2>

图18是概略地示出本发明的实施方式2所涉及的mosfet72(碳化硅半导体装置)的结构的部分剖面图。在mosfet72中，碳化硅层20具有高杂质浓度区域19。高杂质浓度区域19在深度方向上配置于主体区域5与耗尽化抑制层8之间，与漂移层2相接。高杂质浓度区域19具有n型，且具有比漂移层2具有的施主浓度高的施主浓度。高杂质浓度区域19的施主浓度设为1×10¹⁵cm^-3～1×10¹⁹cm^-3。如本实施方式所述，即使在设置高杂质浓度区域19的情况下，也与实施方式1同样地，以在耗尽化抑制层8之间介有漂移层2的方式，比耗尽化抑制层8更浅地形成有高杂质浓度区域19。

高杂质浓度区域19的施主浓度与耗尽化抑制层8不同，可以在从碳化硅层20表面起同一深度下的与栅沟槽6底面平行的方向(图18中的横向)上，实质上均匀。高杂质浓度区域19在上述方向上形成于耗尽化抑制层8之间。

此外，高杂质浓度区域19的图案布局能够与单元构造对应地设为条纹状或者岛状。作为变形例，也可以使用在栅沟槽6间的中央部分未形成高杂质浓度区域19的结构。

图19是概略地示出mosfet72的制造方法的一个工序的部分剖面图。通过代替图7(实施方式1)所示的工序而进行本图所示的工序，得到mosfet72。

此外，关于上述以外的结构，与上述实施方式1的结构或者其变形例大致相同，所以对同一或者对应的要素附加同一附图标记，不反复其说明。

根据本实施方式2，通过设置高杂质浓度区域19，抑制耗尽层从主体区域5的延伸。由此，能够进一步降低导通电阻。另外，高杂质浓度区域19还具有使电流扩散的作用。通过该作用，进一步降低导通电阻。

此外，仅通过在比较例的mosfet70(图12)附加高杂质浓度区域19，对耐压的降低的影响大，难以同时实现耐压的提高和导通电阻的降低。如本实施方式所述，通过与耗尽化抑制层8组合，能够同时实现上述两者。

<实施方式3>

图20是概略地示出本发明的实施方式3所涉及的mosfet73(碳化硅半导体装置)的结构的图，是沿着图21的线xx-xx的部分剖面图。图21是沿着图20的线xxi-xxi的部分剖面图，是与俯视时的沟槽底部保护层7以及耗尽化抑制层8的图案布局对应的图。在mosfet73中，栅沟槽6的底部具有：保护部分63，设置有沟槽底部保护层7；以及非保护部分64，未设置沟槽底部保护层7。

如图21所示，在本实施方式中，设置有条纹状地配置并且分别在长度方向(在图中横向)延伸的多个栅沟槽6。在与长度方向正交的一个剖面视图即图20中，在多个栅沟槽6的多个底部，周期性地设置有保护部分63和非保护部分64。例如，如图20所示，以栅沟槽6的周期的2倍的周期，设置有保护部分63和非保护部分64的各个。换言之，交替地设置有保护部分63以及非保护部分64。栅沟槽6的侧面具有：从保护部分63延伸并且设置有耗尽化抑制层8的部分；以及从非保护部分64延伸并且设置有耗尽化抑制层8的部分。

图22是示出图21的变形例的、与俯视时的沟槽底部保护层7以及耗尽化抑制层8的图案布局对应的图。在本变形例中，在与长度方向正交的一个剖面视图(沿着图22中的线csa-csa的剖面视图)中，在多个栅沟槽6的多个底部的全部设置有保护部分63。另外，在与长度方向正交的其他剖面视图(沿着图22中的线csb-csb的剖面视图)中，在多个栅沟槽6的多个底部的全部设置有非保护部分64。换言之，在沿着线csb-csb的剖面视图中，在多个栅沟槽6的多个底部的哪一个都未设置保护部分63。

在mosfet73的制造方法中，首先，进行与实施方式1中的图6～图8的工序同样的工序。接下来，硅氧化膜15被去除。参照图23，接下来，形成注入掩模15p。注入掩模15p具有使保护部分63露出并且覆盖非保护部分64的图案布局。接下来，通过使用注入掩模15p的离子注入，形成沟槽底部保护层7。接下来，注入掩模15p被去除。之后，通过进行与实施方式1中的图10及其以后的工序同样的工序，得到mosfet73。

此外，关于上述以外的结构，与上述实施方式1或者2的结构或者其变形例大致相同，所以对同一或者对应的要素附加同一附图标记，不反复其说明。

根据本实施方式3，即使在未设置沟槽底部保护层7所以原本jfet电阻低的区域中，通过设置耗尽化抑制层8，jfet电阻被进一步降低。由此，能够进一步降低导通电阻。

<实施方式4>

(结构)

图24是概略地示出本发明的实施方式4所涉及的mosfet74(碳化硅半导体装置)的结构的图，是沿着图25的线xxiv-xxiv的部分剖面图。图25是沿着图24的线xxv-xxv的部分剖面图，是与俯视时的栅沟槽以及耗尽化抑制层的图案布局对应的图。在mosfet74中，栅沟槽6的侧面具有第1侧面部分61和具有与第1侧面部分61具有的面方位不同的面方位的第2侧面部分62。在此“不同的面方位”是指，在结晶学上不等价的面方位。特别在图24中具体地示出的例子中，第1侧面部分61以及第2侧面部分相互相对。耗尽化抑制层8中的设置于第1侧面部分61的部分的宽度d1和耗尽化抑制层8中的设置于第2侧面部分62的部分的宽度d2相互不同。

如上述那样的构造是通过在耗尽化抑制层8中的设置于第1侧面部分61的部分的形成时和耗尽化抑制层8中的设置于第2侧面部分62的部分的形成时，使离子注入时的能量以及注入量的至少一方变化而得到的。作为其他方法，也可以利用作为根据面方位而注入深度相异的效果的沟道效应。

此外，关于上述以外的结构，与上述实施方式1～3的结构或者其变形例大致相同，所以对同一或者对应的要素附加同一附图标记，不反复其说明。

(效果)

根据本实施方式4，能够通过耗尽化抑制层8的宽度的调整，抑制起因于栅沟槽6的侧面的面方位的相异的沟道特性的偏差。因此，能够进一步改善导通电阻和耐压的折中。以下，更具体地说明该沟道特性的偏差抑制。

在作为碳化硅单结晶基板的基板1的上表面，被赋予倾斜角(offangle)的情况多。在该情况下，栅沟槽6的相互面对的第1侧面部分61和第2侧面部分62即使相互平行，仍具有不同的面方位。另外，即使在未被赋予倾斜角的情况下，根据栅沟槽6的结构，在侧壁设置具有不同的面方位的部分。如果面方位不同，则其电子迁移率也通常不同。例如，设为第1侧面部分61的电子迁移率相对地低，第2侧面部分62的电子迁移率相对地高。在该情况下，在使用这些单纯地形成沟道构造时(即在如图1所示左右对称地形成沟道构造时)，在电流密度中产生相异。具体而言，电流易于偏向第2侧面部分62。为了得到具有低的导通电阻和高的耐压的mosfet，这种情况不是优选的。

根据本实施方式，在第1侧面部分61以及第2侧面部分62的各个以宽度d1以及宽度d2设置耗尽化抑制层8，宽度d1大于宽度d2。由此，在第1侧面部分61附近，低电阻区域的宽度变得更宽，从而漂移电阻变小。即，低电子迁移率被补偿。因此，能够抑制起因于栅沟槽6的侧面的面方位的相异的沟道特性的偏差。

(变形例)

在上述中，说明了宽度d1>宽度d2>0的情况，但也可以设为宽度d1>宽度d2＝0。即，也可以耗尽化抑制层8设置于第1侧面部分61并且不设置于第2侧面部分62。即，也可以耗尽化抑制层8仅设置于第1侧面部分61。这样的结构在第1侧面部分61中的电子迁移率小于第2侧面部分62中的电子迁移率的情况或者第1侧面部分61被用作沟道并且第2侧面部分62未被用作沟道的情况下特别有效。此外，即使在这样的结构中，也在设置于相互相邻的1对栅沟槽6的一方的耗尽化抑制层8与设置于另一方的耗尽化抑制层8的侧面之间介有漂移层2。

在上述mosfet74中，在与形成单元构造的条纹形状的延伸方向垂直的一个方向(图25中的纵向)上耗尽化抑制层8的宽度d1以及宽度d2相互相异，但也可以耗尽化抑制层8的宽度在2个以上的方向变化。例如，也可以如图26所示，在与形成单元构造的格子形状的延伸方向垂直的2个方向(在图中纵向以及横向)上耗尽化抑制层8的宽度变化。

另外，在上述中耗尽化抑制层8的宽度变化，但关于耗尽化抑制层8，也可以与宽度、施主浓度以及深度等有关的结构的至少任意结构变化。例如，也可以设为耗尽化抑制层8中的设置于第1侧面部分61的部分的施主峰值浓度(第1导电类型的杂质峰值浓度)和耗尽化抑制层8中的设置于第2侧面部分62的部分的施主峰值浓度相互不同。或者，也可以设为耗尽化抑制层8中的设置于第1侧面部分61的部分的施主浓度的深度方向上的分布和耗尽化抑制层8中的设置于第2侧面部分62的部分的施主浓度的深度方向上的分布相互不同。或者，也可以设为耗尽化抑制层8中的设置于第1侧面部分61的部分的宽度的深度方向上的分布和耗尽化抑制层8中的设置于第2侧面部分62的部分的宽度的深度方向上的分布相互不同。

<实施方式5>

(结构)

图27是概略地示出本发明的实施方式5所涉及的mosfet75(碳化硅半导体装置)的结构的图，是沿着图28的线xxv-xxv的部分剖面图。图28是沿着图27的线xxviii-xxviii的部分剖面图，是与俯视时的栅沟槽6、接触沟槽60以及耗尽化抑制层8的图案布局对应的图。

在mosfet75中，在碳化硅层20设置有达到沟槽底部保护层7的接触沟槽60。源电极11经由接触沟槽60与沟槽底部保护层7欧姆接触。

耗尽化抑制层8具有设置于接触沟槽60的侧面与漂移层2之间的部分。该部分如图27所示，从主体区域5的下部延伸至比接触沟槽60的底部深的位置。接触沟槽60的侧面也可以如图28所示，具有第1侧面部分66和具有与第1侧面部分66具有的面方位不同的面方位的第2侧面部分67。在第1侧面部分66设置有耗尽化抑制层8，在第2侧面部分67未设置耗尽化抑制层8。

在接触沟槽60的侧面的一部分或者全部中，与栅沟槽6的侧面同样地，配置有栅绝缘膜9和栅电极10。由此，能够将接触沟槽60的侧面的至少一部分用作沟道。在接触沟槽60内，栅电极10和源电极11通过层间绝缘膜16隔开。层间绝缘膜16具有保护层接触孔18，经由其，源电极11向沟槽底部保护层7连接。因此，mosfet75在俯视时，具有设置有栅电极10的元件区域31和设置有保护层接触孔18的保护层接触区域32。

此外，关于上述以外的结构，与上述实施方式1～4的结构或者其变形例大致相同，所以对同一或者对应的要素附加同一附图标记，不反复其说明。

(效果)

根据本实施方式5，源电极11与沟槽底部保护层7欧姆接触。由此，沟槽底部保护层7的电位通过被固定为源电极11的电位而稳定化。因此，能够使mosfet75的开关速度提高。即，即使在高速开关时，也能够充分地得到通过沟槽底部保护层7提高耐压的效果。进而，为了得到上述接触而设置的接触沟槽60的底部的电场强度通过沟槽底部保护层7被降低。由此，不仅是起因于栅沟槽6而且起因于接触沟槽60的耐压的降低也能够抑制。

耗尽化抑制层8具有设置于接触沟槽60的侧面与漂移层2之间的部分，该部分从主体区域5的下部延伸至比接触沟槽60的底部深的位置。由此，接触沟槽60的底部附近处的耗尽层从沟槽底部保护层7的延伸被耗尽化抑制层8抑制。因此，接触沟槽60附近处的jfet电阻被降低。因此，能够进一步降低mosfet75的导通电阻。

接触沟槽60的侧面可以包括设置有耗尽化抑制层8的第1侧面部分66和具有与第1侧面部分具有的面方位不同的面方位并且未设置耗尽化抑制层8的第2侧面部分67。由此，根据面方位的特性，耗尽化抑制层8仅设置于接触沟槽60的侧面的一部分。因此，能够在通过耗尽化抑制层8有效地降低导通电阻的同时，在未配置耗尽化抑制层8的部位的附近避免起因于耗尽化抑制层8的电场强度的增大。另外，由于与上述实施方式5的情况类似的理由，能够抑制起因于接触沟槽60的侧面的面方位的相异的沟道特性的偏差。

特别地，在接触沟槽60的侧面的第2侧面部分67的面方位与栅沟槽6的侧面中的哪一个面方位都不同的情况下，可能需要特别考虑防止起因于第2侧面部分67的耐压降低。通过如上所述在第2侧面部分67不配置耗尽化抑制层8，能够避免这样的耐压降低。

此外，栅沟槽6的配置不限定于如图28所示的条纹状的配置，例如，也可以使用与图16同样的格子状的配置。

<实施方式6>

(结构)

图29是概略地示出本发明的实施方式6所涉及的mosfet76(碳化硅半导体装置)的结构的图，是与俯视时的栅沟槽6和耗尽化抑制层8的图案布局对应的图，是沿着图30的线xxix-xxix的部分剖面图。图30是沿着图29的线xxx-xxx的部分剖面图。

在本实施方式中，设置有条纹状地配置且分别在长度方向(图29中的横向)延伸的多个栅沟槽6。另外，设置有在与长度方向交叉的方向延伸且具有与栅沟槽6的深度相等的深度的、至少1个交叉沟槽65。优选，交叉沟槽65在与长度方向正交的方向延伸。交叉沟槽65到达至比主体区域5(图30)深的位置。

栅绝缘膜9不仅包括设置于栅沟槽6内的部分，而且还包括设置于交叉沟槽65内的部分。栅绝缘膜9不仅在栅沟槽6内而且在交叉沟槽65内，也与主体区域5以及源区域3面对。栅电极10包括设置于交叉沟槽65内的部分。由此，能够将交叉沟槽65的侧面用作沟道。

沟槽底部保护层7包括设置于交叉沟槽65的底部的部分。

在交叉沟槽65的侧面，可以设置耗尽化抑制层8，也可以不设置。换言之，交叉沟槽65的侧面可以在主体区域5的下方中，包括未设置耗尽化抑制层8的部分。在该情况下，如图30所示，交叉沟槽65的侧面能够在主体区域5的下方中，包括设置有漂移层2的部分。

此外，关于上述以外的结构，与上述实施方式1～5的结构或者其变形例大致相同，所以对同一或者对应的要素附加同一附图标记，不反复其说明。

(效果)

在上述实施方式1～4的结构或者其变形例中，栅电极10中的埋入于栅沟槽6的内部的部分沿着栅沟槽6在长度方向延伸，在与长度方向正交的方向邻接的栅沟槽6彼此未相互连接。相对于此，根据本实施方式6，它们通过栅电极10中的埋入于交叉沟槽65的内部的部分相互连接。由此，mosfet76的栅电极10网络状地配置。因此，能够降低mosfet的内部栅电阻。

另外，通过在交叉沟槽65的侧面的至少一部分设置未设置耗尽化抑制层8的部分，能够抑制mosfet内的电流分布的失衡。以下，说明该点。

由于沟槽的延伸方向的相异，交叉沟槽65的侧面具有与栅沟槽6的侧面具有的面方位不同的面方位。因此，由栅沟槽6的侧面形成的沟道和由交叉沟槽65的侧面形成的沟道起因于面方位的相异，而具有不同的电气特性。这在开关时可能引起mosfet内的电流的失衡。在交叉沟槽65的侧面中的未设置耗尽化抑制层8的部分的附近，沟道具有更高的电阻。由此，能够使交叉沟槽65的侧面上的沟道实效地不动作。因此，能够抑制上述电流失衡。

另外，也可以在主体区域5的下方中，交叉沟槽65的侧面如上所述，包括未设置耗尽化抑制层8的部分。由此，在用于形成耗尽化抑制层8的离子注入工序中，无需在主体区域5的下方中的交叉沟槽65的侧面整体进行离子注入。因此，能够减少离子注入的次数。

<实施方式7>

图31是概略地示出本发明的实施方式7所涉及的mosfet76(碳化硅半导体装置)的结构的部分剖面图。mosfet76具有：元件区域31，设置有栅沟槽6；以及外周区域33，配置于元件区域31的外侧。此外，元件区域31的结构与实施方式1～4或者其变形例相同。另外，也可以与实施方式5同样地，附加保护层接触区域32(图27)。

在外周区域33设置有外周沟槽68。在外周沟槽68的侧面和与外周沟槽68的侧面面对的栅沟槽6的侧面的至少任意侧面，未设置耗尽化抑制层8。在图31例示的结构中，在它们的哪一个都未设置耗尽化抑制层8。特别地，优选在外周沟槽68的侧面不设置耗尽化抑制层8。

根据本实施方式7，在外周沟槽68的侧面和与外周沟槽68的侧面面对的栅沟槽6的侧面的至少任意侧面，未设置耗尽化抑制层8。外周区域33不怎么被用作导通时的电流路径，所以即使不设置耗尽化抑制层8，对导通电阻的影响也小。另一方面，能够在外周区域33中，抑制起因于耗尽化抑制层8的电场增加。因此，无对导通电阻的大的恶劣影响，而能够进一步提高耐压。

特别地，外周沟槽68的侧面未被用作电流路径，所以无设置耗尽化抑制层8所发挥的优点。因此，为了抑制沟槽底部的电场强度的增加，优选在外周沟槽68的侧面不设置耗尽化抑制层8。

此外，在实施方式1～6中，说明了使用作为宽带隙半导体之一的碳化硅来形成的半导体装置(碳化硅半导体装置)，但这些实施方式例如还能够适用于使用氮化镓(gan)系材料、金刚石等其他宽带隙半导体的半导体装置(宽带隙半导体装置)。

<实施方式8>

本实施方式8是将上述实施方式1～6或者其变形例所涉及的碳化硅半导体装置适用于电力变换装置的实施方式。本发明不限定于特定的电力变换装置，但作为本实施方式8，以下说明对三相的逆变器的适用。

图32是概略地示出适用本发明的实施方式8所涉及的电力变换装置200的电力变换系统的结构的框图。

电力变换装置200是连接于电源100与负载300之间的三相的逆变器，将从电源100供给的直流电力变换为交流电力，向负载300供给交流电力。电力变换装置200具有主变换电路201、驱动电路202以及控制电路203。主变换电路201具有上述碳化硅半导体装置作为开关元件，将输入的直流电力变换为交流电力并将其输出。驱动电路202将驱动作为开关元件的碳化硅半导体装置的各个的驱动信号输出到碳化硅半导体装置。控制电路203将控制驱动电路202的控制信号，输出到驱动电路202。

电源100是直流电源，向电力变换装置200供给直流电力。电源100能够由各种例子构成，例如，能够由直流系统、太阳能电池、蓄电池构成，也可以由与交流系统连接的整流电路或者ac/dc转换器构成。另外，也可以由将从直流系统输出的直流电力变换为预定的电力的dc/dc转换器构成电源100。

负载300是通过从电力变换装置200供给的交流电力驱动的三相的电动机。此外，负载300不限于特定的用途，是搭载于各种电气设备的电动机，例如被用作面向混合动力汽车、电动汽车、铁路车辆、电梯或者空调设备的电动机。

以下，详细说明电力变换装置200。主变换电路201具备开关元件以及续流二极管(未图示)。通过开关元件开关，主变换电路201将从电源100供给的直流电力变换为交流电力，并将其供给给负载300。主变换电路201的具体的电路结构有各种例子，但本实施方式所涉及的主变换电路201是2电平的三相全桥电路，能够包括6个开关元件和与各个开关元件反并联的6个续流二极管。关于6个开关元件，每2个开关元件串联连接而构成上下臂，各上下臂构成全桥电路的各相(u相、v相、w相)。而且，各上下臂的输出端子即主变换电路201的3个输出端子与负载300连接。

驱动电路202生成驱动主变换电路201的开关元件的驱动信号，并供给给主变换电路201的开关元件的控制电极。具体而言，驱动电路202依照来自后述控制电路203的控制信号，将使开关元件成为导通状态的驱动信号和使开关元件成为断开状态的驱动信号输出到各开关元件的控制电极。在将开关元件维持为导通状态的情况下，驱动信号是开关元件的阈值电压以上的电压信号(导通信号)，在将开关元件维持为断开状态的情况下，驱动信号成为开关元件的阈值电压以下的电压信号(断开信号)。

控制电路203以向负载300供给期望的电力的方式，控制主变换电路201的开关元件。具体而言，控制电路203根据应供给给负载300的电力，计算主变换电路201的各开关元件应成为导通状态的时间(导通时间)。例如，能够通过根据应输出的电压调制开关元件的导通时间的pwm控制，控制主变换电路201。并且，在各时间点，以向应成为导通状态的开关元件输出导通信号，向应成为断开状态的开关元件输出断开信号的方式，控制电路203向驱动电路202输出控制指令(控制信号)。驱动电路202依照该控制信号，向各开关元件的控制电极输出导通信号或者断开信号作为驱动信号。

电力变换装置200的制造方法具有接下来的工序。通过在上述实施方式1～6或者其变形例中说明的碳化硅半导体装置的制造方法，制造碳化硅半导体装置。形成具有该碳化硅半导体装置的主变换电路201、驱动电路202、以及控制电路203。

根据本实施方式8的电力变换装置200，主变换电路201具有实施方式1～6或者其变形例的碳化硅半导体装置作为开关元件。由此，能够在降低开关元件的导通电阻的同时，抑制其耐压的降低。因此，能够在降低功率损耗的同时，提高电力变换装置200的可靠性。

在本实施方式中，以对2电平的三相逆变器的适用为例子进行了说明，本发明不限于此，而能够适用于各种电力变换装置。在本实施方式中，电力变换装置是2电平的电力变换装置，但也可以是3电平等多电平的电力变换装置。另外，在向单相负载供给电力的情况下，也可以在单相的逆变器中适用本发明。另外，在向直流负载等供给电力的情况下，还能够在dc/dc转换器或者ac/dc转换器中适用本发明。

另外，适用本发明的电力变换装置不限定于上述负载为电动机的情况，例如，能够用作放电加工机、激光加工机、感应加热烹调器以及非接触器供电系统中的任意设备的电源装置，进而也能够用作太阳能发电系统或者蓄电系统等功率调节器。

此外，本发明能够在该发明的范围内自由地组合各实施方式或者将各实施方式适宜地变形、省略。虽然详细说明了本发明，但上述说明在所有方面中为例示，本发明不限于此。理解为未例示的无数的变形例不脱离本发明的范围而能够被设想。