电子设备、三维存储器及其制作方法与流程
本发明属于半导体技术领域，尤其涉及一种电子设备、三维存储器及其制作方法。
背景技术：
随着半导体技术的发展，例如非易失性存储器中的nand存储器，需要增加存储容量，以满足大量的存储要求。nand存储器外观尺寸通常为2.5英寸，在物理尺寸无法增大的情况下，要增加存储容量，业内提出了采用增加单位面积存储密度的方法实现。增加存储密度的一种方式是通过使用垂直存储器阵列，即3dnand(三维nand)存储器。随着集成度的越来越高，三维存储器已经从32层发展到64层，甚至更高的层数。
以64层为例，64层三维存储器的台阶结构运用5张不同尺寸的掩膜版(mask)依次移动进行曝光显影刻蚀得到。刻蚀最下几层的存储结构时通常是采用刻蚀时间进行控制，由于反应程度的不同，可能会刻蚀掉部分衬底，使得衬底上形成沟槽结构。由于衬底在制作时有掺入氢离子(h)，且氢离子在衬底表面上是分层分布的，表面的氢离子浓度高，而越往内浓度越低。由于刻蚀工序将衬底表面移除了一部分，导致衬底表面的浓度降低，影响后续制作的外围接触件(peripherycontact，pc)与在衬底上制作的p/n阱(p/nwell)结构之间的接触电阻。
技术实现要素：
本发明的目的是提供一种电子设备、三维存储器及其制作方法，避免衬底表面的氢离子的浓度降低而影响外围接触件与衬底的p/n阱结构之间的接触电阻。
为实现本发明的目的，本发明提供了如下的技术方案：
第一方面，本发明提供了一种三维存储器，包括衬底、蚀刻阻挡层、和多层堆叠对，所述三维存储器具有存储区和外围区，所述存储区的所述衬底上设置有所述多层堆叠对，所述外围区的所述衬底用于与外围接触件连接，所述外围区的所述衬底上设置有所述蚀刻阻挡层，所述蚀刻阻挡层用于阻挡所述衬底被蚀刻。
其中，所述衬底具有成型表面，所述成型表面上层叠有第一栅极层，所述第一栅极层设置于所述外围区和所述存储区，所述蚀刻阻挡层层叠在所述第一栅极层上，并设置于所述外围区和所述存储区，所述多层堆叠对层叠在所述蚀刻阻挡层上。
其中，所述多层堆叠对沿第一方向依次缩进形成台阶结构，所述第一方向平行于所述衬底的所述成型表面；所述蚀刻阻挡层和所述台阶结构上覆盖有氧化覆盖层。
其中，所述外围区还设有隔离结构，所述隔离结构沿第二方向贯穿所述第一栅极层，所述隔离结构远离所述多层堆叠对的一侧设有至少部分隔离层，所述隔离层与所述第一栅极层同层，其中，所述第二方向平行于所述衬底的所述成型表面并且与所述第一方向相交。
其中，所述隔离结构还贯穿所述氧化覆盖层和所述蚀刻阻挡层。
其中，所述三维存储器还包括阵列共源极，所述阵列共源极沿所述第一方向延伸，所述阵列共源极与所述隔离结构连接且与所述隔离结构的结构相同。
其中，包括沟道和虚拟沟道，所述沟道和所述虚拟沟道贯穿所述多个堆叠对，所述隔离结构与所述沟道或所述虚拟沟道在所述第一方向上的横截面的结构相同。
第二方面，本发明实施例提供了一种电子设备，包括处理器和第一方面各种实施例中任一项所述的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
第三方面，本发明实施例还提供了一种三维存储器的制作方法，所述三维存储器具有存储区和外围区，所述三维存储器的制作方法包括：
提供衬底，所述外围区的所述衬底用于与外围接触件连接；
在所述衬底的所述外围区层叠蚀刻阻挡层，所述蚀刻阻挡层用于阻挡所述衬底被蚀刻；以及
在所述衬底的所述存储区制作多层堆叠对。
其中，在所述衬底上层叠所述蚀刻阻挡层之前，还包括：在所述衬底的成型表面上形成第一栅极层，所述第一栅极层设置于所述外围区和所述存储区；
在制作所述蚀刻阻挡层时，使得所述蚀刻阻挡层层叠在所述第一栅极层上，并设置于所述外围区和所述存储区；以及
在制作所述多层堆叠对时，将所述多层堆叠对层叠在所述蚀刻阻挡层上。
其中，在制作所述多层堆叠对时，在所述蚀刻阻挡层背向所述衬底的表面上形成沿第一方向依次缩进的台阶结构；在所述台阶结构和所述蚀刻阻挡层上覆盖氧化覆盖层；其中，所述第一方向平行于所述衬底的所述成型表面。
其中，所述三维存储器的制作方法还包括：
在所述衬底的所述外围区层叠所述蚀刻阻挡层之前，在所述衬底上制作第一牺牲层；
制作隔离结构，所述隔离结构沿第二方向贯穿所述外围区的所述第一牺牲层；其中，所述第二方向平行于所述衬底的所述成型表面并且与所述第一方向相交；
在制作所述第一栅极层时，去除所述隔离结构靠近所述多层堆叠对一侧的所述第一牺牲层，并形成所述第一栅极层，所述隔离结构远离所述多层堆叠对的一侧的所述第一牺牲层构成隔离层。
其中，在制作所述隔离结构时，在所述隔离结构远离所述多层堆叠对一侧还形成有所述第一栅极层，所述隔离层设于所述第一栅极层远离所述隔离结构的一侧。
其中，在制作所述隔离结构时，在所述隔离结构远离所述多层堆叠对一侧全部为所述隔离层。
其中，在制作所述隔离结构时，将所述隔离结构贯穿所述蚀刻阻挡层和所述氧化覆盖层。
其中，所述三维存储器的制作方法还包括：
制作栅线缝隙，所述栅线缝隙沿所述第一方向延伸，并在所述栅线缝隙中形成阵列共源极，在制作所述栅线缝隙的同一工序中制作所述隔离结构，并使得所述隔离结构与所述栅线缝隙连接，且所述隔离结构与所述阵列共源极的结构相同。
其中，所述三维存储器的制作方法还包括：
制作沟道或虚拟沟道，在制作所述沟道或所述虚拟沟道的同一工序中制作所述隔离结构，使得在所述第一方向的横截面上，所述隔离结构与所述沟道或所述虚拟沟道的结构相同。
通过设置蚀刻阻挡层，使得在蚀刻多层堆叠对时，蚀刻的液体或者气体被蚀刻阻挡层阻挡，不会蚀刻到外围区的衬底上，从而不会导致衬底表面的氢离子的浓度降低，不会影响外围接触件与衬底的p/n阱结构之间的接触电阻。
附图说明
为了更清楚地说明本发明实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是一种实施例制作的三维存储器的一个步骤中的横截面结构示意图；
图2是一种实施例制作的三维存储器的一个步骤中的横截面结构示意图；
图3是一种实施例制作的三维存储器的一个步骤中的横截面结构示意图；
图4是一种实施例制作的三维存储器的一个步骤中的横截面结构示意图；
图5是一种实施例制作的三维存储器的一个步骤中的横截面结构示意图；
图6是一种实施例制作的三维存储器的一个步骤中的横截面结构示意图；
图7是图6中a处的局部放大结构示意图；
图8是一种实施例的三维存储器俯视结构示意图；
图9是一种实施例制作的三维存储器的一个步骤中的横截面结构示意图；
图10是一种实施例制作的三维存储器的一个步骤中的横截面结构示意图；
图11是一种实施例的三维存储器俯视结构示意图。
具体实施方式
下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
请参考图1，在制作三维存储器时，目前的制程中，制作存储阵列的台阶结构时，先在衬底10上依次形成底部绝缘层、底部选择栅层(bottomselectgate，bsg)、bsg绝缘层、堆叠层。堆叠层可包括交替堆叠的第一介质层(例如，氧化硅)11和第二介质层(例如，氮化硅)12。随后，在堆叠层的顶部设置带有预设图案的掩模板以形成台阶结构。处理堆叠层的方法可包括修整/刻蚀(trim/etch)工艺。
对于多层结构，例如64层结构而言，需要5张掩模板来形成所需要的台阶结构，而在刻蚀下部区域的台阶结构时，通常是根据刻蚀时间进行控制，可能会导致刻蚀掉部分衬底10，并在衬底10上形成沟槽结构。
具体的，如图1中所示，蚀刻后，衬底10上的位于台阶结构外侧边缘处被蚀刻了一部分，使得位于台阶结构外侧边缘处的部分衬底102的高度低于台阶结构正下方的部分衬底101的高度，而且越靠近台阶结构边缘，衬底10被蚀刻的越深，形成凹槽103。
在准备衬底10时，衬底10会经过离子注入(掺杂)制程。具体的，在衬底10表面进行氢离子(h)注入，以提高衬底的电气性能。氢离子在衬底10上分层分布，衬底10表面的氢离子浓度高，而越往内浓度越低。由于在制作台阶结构时衬底10表面移除了一部分，导致衬底10表面的氢离子浓度降低，影响后续制作的外围接触与在衬底上制作的p/n阱(p/nwell)结构之间的接触电阻。此外，后续制作的氧化覆盖层还会覆盖在台阶结构和衬底10上，氧化覆盖层中活跃的氢离子会与衬底10键合，导致衬底10上的p阱或n阱反型，导致衬底到p阱漏电。
鉴于以上缺陷，请参考图2和图3，本发明实施例提供了一种三维存储器的制作方法，所述三维存储器具有存储区b和外围区(peri)a，所述存储区b包括核心区(core)和台阶区(stairstep，ss)。所述三维存储器的制作方法包括：
提供衬底20，所述外围区a的所述衬底20用于与外围接触件(图中未示出)连接；
在所述衬底20的所述外围区a层叠蚀刻阻挡层21，所述蚀刻阻挡层21用于阻挡所述衬底20被蚀刻；以及
在所述衬底20的所述存储区b制作多层堆叠对。
本实施例中，通过设置蚀刻阻挡层21，使得在蚀刻多层堆叠对时，蚀刻的液体或者气体被蚀刻阻挡层21阻挡，不会蚀刻到外围区a的衬底20上，从而不会导致衬底20表面的氢离子的浓度降低，不会影响外围接触件与衬底20的p/n阱结构之间的接触电阻。
进一步的，请参考图3和图6，在所述衬底20上层叠所述蚀刻阻挡层21之前，还包括：在所述衬底20的成型表面上制作第一栅极层22’，所述第一栅极层22’设置于所述外围区a和所述存储区b；
在制作所述蚀刻阻挡层21时，使得所述蚀刻阻挡层21层叠在所述第一栅极层22’上，并设置于所述外围区a和所述存储区b；以及
在制作所述多层堆叠对时，将所述多层堆叠对层叠在所述蚀刻阻挡层21上。
通过制作第一栅极层22’，再层叠蚀刻阻挡层21，工艺上易于实现，第一栅极层22’用以实现三维存储器的电连接的功能。
具体而言，请参考图2，本实施例的三维存储器的制作方法的细分步骤包括：在衬底20上依次沉积第一牺牲层22、蚀刻阻挡层21和多层堆叠对。所述多层堆叠对中的每层堆叠对包括第二牺牲层24和绝缘层23请参考图5和图6，移除所述第一牺牲层22和第二牺牲层24，形成多层间隔设置的镂空位置，后续在所述第一牺牲层22和第二牺牲层24的镂空位置填充第一金属，形成第一栅极层22’和第二栅极层24’，填充第一金属的方法采用开设栅线缝隙的方式，在后续实施例中将予以说明栅线缝隙的结构，第一金属可以为钨或铜。
本实施例中，在制作第一牺牲层22之前，还在衬底20的成型表面上制作薄氧化物层，该薄氧化物层覆盖在衬底20的表面，并覆盖外围区a和存储区b，后续制作的第一牺牲层22层叠在该薄氧化物层上，使得该薄氧化物层位于衬底20和第一牺牲层22之间。
进一步的，请参考图3和图4，在制作所述多层堆叠对时，在所述蚀刻阻挡层21背向所述衬底20的表面上形成沿第一方向x依次缩进的台阶结构200；在所述台阶结构200和所述蚀刻阻挡层21上覆盖氧化覆盖层25；其中，所述第一方向x平行于所述衬底20的所述成型表面。
通过在蚀刻阻挡层21上制作多层堆叠对形成的台阶结构200，使得台阶结构200不再制作到衬底20上，避免了在衬底20的刻蚀造成的沟槽结构，从而不会使得衬底20表面的氢离子浓度降低，避免影响外围接触件与衬底20之间的接触电阻。
本实施例中，在后续的工序中，将制作外围接触件，外围接触件一端与外围区a的衬底20连接，具体是与p/n阱连接，另一端接到位线接触端(图中未示出)。
本实施例中制作的氧化覆盖层25中含有大量活跃的氢离子，氢离子可能穿过蚀刻阻挡层21和第一栅极层22’及薄氧化物层而与衬底20键合，导致p/n阱反型引起漏电，作为进一步的改进，将制作隔离结构解决此问题。
一种实施例中，请参考图5、图6和图8，所述三维存储器的制作方法还包括：
在所述衬底20的所述外围区a层叠所述蚀刻阻挡层21之前，在所述衬底20上制作第一牺牲层22；
制作隔离结构27，所述隔离结构27沿第二方向y贯穿所述外围区a的所述第一牺牲层22；其中，所述第二方向y平行于所述衬底20的所述成型表面并且与所述第一方向x相交；
在制作所述第一栅极层22’时，去除所述隔离结构27靠近所述多层堆叠对一侧的所述第一牺牲层22，并形成所述第一栅极层22’，所述隔离结构27远离所述多层堆叠对的一侧的所述第一牺牲层22构成隔离层。
本实施例中，隔离结构27远离多层堆叠对一侧的第一牺牲层22构成隔离层，隔离层用于阻隔氧化覆盖层25中的氢离子穿过而与衬底20键合。因此，本发明实施例提供的三维存储器的制作方法制得的三维存储器还可以解决现有的衬底20与p阱之间漏电的问题。
制作隔离结构27，隔离第一栅极层22’和第一牺牲层22构成的隔离层，使得后续在隔离结构27远离台阶结构200的一侧制作外围接触件(peripherycontact，pc)时，第一牺牲层22构成的隔离层用于阻隔氧化覆盖层25(参考图5)中活跃的氢离子进入衬底20，衬底20上的p阱或n阱不会反型，解决了衬底20到p阱漏电的问题。
优选的，第二方向y与第一方向x相交的夹角为80°-100°，进一步优选为90°。
本发明各实施例中，制作衬底20的材料可为si、ge、sige等。制作蚀刻阻挡层21的材料可为氧化硅。制作第一牺牲层22的材料可为氮化硅。制作绝缘层23的材料可为氧化硅。制作第二牺牲层24的材料可为氮化硅。
制作薄氧化物层、蚀刻阻挡层21、第一牺牲层22、绝缘层23和第二牺牲层24的工艺可以使用薄膜沉积工艺，包括但不限于化学气相沉积法(cvd)、物理气相沉积法(pvd)、原子层沉积法(ald)和电镀工艺中的一种或多种的组合。
制作台阶结构200的工艺可以采用干法/湿法刻蚀。制作隔离结构27的工艺也可以采用干法/湿法刻蚀。
制作氧化覆盖层25的方法包括但不限于化学气相沉积法(cvd)、物理气相沉积法(pvd)、原子层沉积法(ald)和电镀工艺等。制作氧化覆盖层25的材料可以为氧化硅厚膜(teos)。
填充的第一金属为钨或铜，形成的第一栅极层22’用作三维存储器的控制栅极。第一牺牲层22移除后填充而形成的第一栅极层22’又称为底部选择栅极(bottomselectgate，bsg)，蚀刻阻挡层21又称为底部选择栅极氧化物层。应当理解，多层堆叠对中的第二牺牲层24的镂空结构中也填充该第一金属，形成多个第二栅极层24’。本实施例中，蚀刻阻挡层21的厚度为
一种实施例中，请参考图6，在制作所述隔离结构27时，在所述隔离结构27远离所述多层堆叠对一侧还形成有所述第一栅极层22’，所述第一牺牲层22构成的所述隔离层设于所述第一栅极层22’远离所述隔离结构27的一侧。
另一种实施例中，请参考图10，在制作所述隔离结构37时，在所述隔离结构37远离所述多层堆叠对一侧全部为所述第一牺牲层32构成的所述隔离层。
一种实施例中，请参考图6，在制作所述隔离结构27时，将所述隔离结构27贯穿所述蚀刻阻挡层21和所述氧化覆盖层25。
进一步的，隔离结构27还可以贯穿第一栅极层22’和衬底20之间的薄氧化物层而与衬底20的表面连接。
本实施例中，制作的隔离结构27贯穿3层结构的目的是简化工艺，也就是说，可以在制作好氧化覆盖层25后再制作隔离结构27，使得制作隔离结构27之前的工序与常规的工艺及顺序相同，只需增加一个制作隔离结构27的工序即可，不必大幅改动原工艺路线。应当理解，其他实施例中，制作的隔离结构27还可以在其他步骤中制作，可增加一个步骤专门制作隔离结构。此外，制作隔离结构27还可以和其他工序同时进行，进一步简化工艺，在后续实施例中将进一步说明。
一种实施例中，请参考图6和图8，所述三维存储器的制作方法还包括：
制作栅线缝隙(gatelineslit，gls)，所述栅线缝隙沿所述第一方向x延伸，并在所述栅线缝隙中形成阵列共源极28，在制作所述栅线缝隙的同一工序中制作所述隔离结构27，并使得所述隔离结构27与所述栅线缝隙连接，且所述隔离结构27与所述阵列共源极28的结构相同。
本实施例中，制作栅线缝隙的工艺为制作三维存储器的必要工艺步骤。本实施例通过在制作栅线缝隙的同时制作隔离结构27，使得隔离结构27的结构与阵列共源极28相同，区别在于隔离结构27的延伸方向与阵列共源极28的延伸方向不同。栅线缝隙制作完成后，可以通过栅线缝隙移除第一牺牲层22和第二牺牲层24，并在第一牺牲层22和第二牺牲层24的镂空位置填充第一金属，形成第一栅极层22’和第二栅极层24’，栅线缝隙的位置填充形成阵列共源极28。因此，本实施例通过在制作栅线缝隙的同时制作隔离结构27，不需要特别增加制作隔离结构27的工艺，简化了工艺步骤。
本实施例中，隔离结构27的结构与阵列共源极28相同。具体的，请参考图6和图7，隔离结构27包括沉积在孔壁上的氧化物层271，沉积在氧化物层271上的钛及氮化钛混合物272，填充在孔内下部的多晶硅273和填充在孔内上部的钨274，钛及氮化钛混合物272包围多晶硅273和钨274，且将多晶硅273和钨274分隔开来。
本实施例中，请参考图6和图8，由于制作栅线缝隙的步骤在制作第一栅极层22’之前，由于栅线缝隙是用来移除第一牺牲层22及填充第一金属而形成第一栅极层22’的，在栅线缝隙未填充形成阵列共源极28，同时隔离结构27仅开设与栅线缝隙相似的孔而未填充时，隔离结构27远离台阶结构200的一侧的部分第一牺牲层22会被移除一部分，使得隔离结构27的两侧均有部分第一栅极层22’，隔离结构27远离台阶结构200(见图3)的一侧的隔离层，即保留的第一牺牲层22的阻隔面积会有所缩小。因此，设置的与外围接触件连接的衬底20上设置的p/n阱位于保留的第一牺牲层22的正下方，第一牺牲层22将p/n阱全部覆盖，以尽量减小氧化覆盖层25的氢离子对衬底20的影响。
本实施例中，请参考图5和图8，三维存储器的制作方法还包括：制作沟道(ch)26和制作虚拟沟道(dummych)29，沟道26用于制作形成存储数据的区域。具体的，在沟道26内，沿着从沟道26的侧壁到轴心的方向依次形成阻挡层、电荷捕获层、隧穿层、以及沟道层。电荷捕获层起实质的数据库的作用，隧穿层起电荷f-n隧穿的能量势垒层的作用，阻挡层起防止储存在电荷捕获层中的电荷移动到栅极的作用。阻挡层、电荷捕获层以及隧穿层构成电荷存储层。电荷捕获层可以是能够捕获电荷的氮化物层，而隧穿层可以由氧化硅层形成。沟道层例如可以由多晶硅层形成。虚拟沟道29可以与沟道26在同一工序中制作，两者内部结构相同，区别在于虚拟沟道29的尺寸会比沟道26更大。某些实施例中也会在虚拟沟道29填充氧化物而形成支撑柱，形成支撑结构。
本实施例中，制作隔离结构27的步骤在制作沟道孔26和虚拟孔29之后，制作的隔离结构27之在第一方向上远离沟道孔26的一侧设置有该虚拟沟道29。
一种实施例中，请参考图8，制作的隔离结构27为两条，且分别设置在多条平行的阵列共源极28的两端。本实施例中，请结合参考图3，台阶结构200有两个(图中仅示出一个)，并分别位于第一方向x上的两侧，隔离结构27分别位于两个台阶结构200的一侧，且可相对两个台阶结构200的中线对称。
一种实施例中，请参考图9至图11，与图6所示的实施例基本相同，也包括在衬底30上制作蚀刻阻挡层31、第一牺牲层32、绝缘层33和第二牺牲层34，以及制作氧化覆盖层35、第一栅极层32’、第二栅极层34’和阵列共源极38，以及制作沟道36和虚拟沟道39。本实施例的区别在于，在制作所述沟道36或所述虚拟沟道39的同一工序中制作所述隔离结构37。使得在所述第一方向x的横截面上，所述隔离结构37与所述沟道36或所述虚拟沟道39的结构相同。
本实施例通过在制作沟道36或虚拟沟道39的同一工序中制作隔离结构37，且隔离结构37与沟道36或虚拟沟道39的结构相同，区别在于隔离结构37的延伸方向与沟道36或虚拟沟道39的延伸方向不同。因此，本实施例通过同时制作沟道孔36或虚拟孔39及隔离结构37，不需要特别增加制作隔离结构37的工艺，简化了工艺步骤。
本实施例中，请参考图9和图10，示出了一种实施例中的隔离结构37与虚拟孔39同时制作时形成的结构，隔离结构37内填充氧化物，如氧化硅，形成隔离结构37。
本实施例中，由于制作沟道36和虚拟沟道39在制作第一栅极层32’和第二栅极层34’之前，也就是说，制作隔离结构37时还未进行制作第一栅极层32’的步骤，在后续的制作第一栅极层32’的结构时，被移除的第一牺牲层32被隔离结构37隔离，从而使得隔离结构37远离台阶结构200的一侧的第一牺牲层32不会被移除。如图10所示，在隔离结构37远离台阶结构的一侧保留了全部的第一牺牲层32，而隔离结构37靠近台阶结构一侧全部被填充了第一栅极层32’。因此，本实施例的隔离结构37设置后保留的第一牺牲层32的尺寸最大，构成的隔离层的尺寸最大，能够阻隔最大的面积，阻挡氧化覆盖层35中的氢离子的效果最好。
本发明实施例提供了一种电子设备，包括本发明实施例提供的三维存储器。具体而言，电子设备可以为电子计算机、智能手机、智能电视、智能机顶盒、智能路由器、电子数码相机等具有存储装置的设备。本实施例的电子设备通常还包括处理器、输入输出装置、显示装置等。本发明实施例提供的三维存储器通过封装等工艺制作形成闪存等存储装置，存储装置用于存储文件或数据，并供处理器调用。具体而言，处理器可以向存储装置，即本实施例的三维存储器中写入数据，也可以从存储装置，即本实施例的三维存储器中读取数据。输入输出装置用于输入指令或输出信号，显示装置将信号可视化，实现电子设备的各种功能。本实施例提供的电子设备的三维存储器可以避免衬底表面的氢离子的浓度降低而影响外围接触件与衬底的p/n阱结构之间的接触电阻，提高电子设备的可靠性。
请参考图6和图8，本发明实施例还提供了一种三维存储器，包括衬底20、蚀刻阻挡层21、和多层堆叠对，所述三维存储器具有外围区a和存储区b，所述存储区b的所述衬底20上设置有所述多层堆叠对，所述外围区a的所述衬底20用于与外围接触件(图中未示出)连接，所述外围区a的所述衬底20上设置有所述蚀刻阻挡层21，所述蚀刻阻挡层21用于阻挡所述衬底20被蚀刻。
通过设置蚀刻阻挡层21，使得在蚀刻多层堆叠对时，蚀刻的液体或者气体被蚀刻阻挡层21阻挡，不会蚀刻到外围区a的衬底20上，从而不会导致衬底20表面的氢离子的浓度降低，不会影响外围接触与衬底20的接触电阻。
一种实施例中，请参考图8，所述衬底20具有成型表面，所述成型表面上层叠有第一栅极层22’，所述第一栅极层22’设置于所述外围区a和所述存储区b，所述蚀刻阻挡层21层叠在所述第一栅极层22’上，并设置于所述外围区a和所述存储区b，所述多层堆叠对层叠在所述蚀刻阻挡层21上。
一种实施例中，请参考图6，所述多层堆叠对沿第一方向x依次缩进形成台阶结构200，所述第一方向x平行于所述衬底20的所述成型表面；所述蚀刻阻挡层21和所述台阶结构200上覆盖有氧化覆盖层25。
一种实施例中，请参考图6和图8，所述外围区a还设有隔离结构27，所述隔离结构27沿第二方向y贯穿所述第一栅极层22’，所述隔离结构27远离所述多层堆叠对的一侧设有至少部分隔离层，所述隔离层与所述第一栅极层22’同层，其中，所述第二方向y平行于所述衬底20的所述成型表面并且与所述第一方向x相交。
一种实施例中，请参考图6，所述隔离结构27还贯穿所述氧化覆盖层25和所述蚀刻阻挡层21。
一种实施例中，请参考图6和图8，所述三维存储器还包括阵列共源极28，所述阵列共源极28沿所述第一方向x延伸，所述阵列共源极28与所述隔离结构27连接且与所述隔离结构27的结构相同。
一种实施例中，请参考图9至图11，所述三维存储器包括沟道36和虚拟沟道39，所述沟道36和所述虚拟沟道39贯穿所述多个堆叠对，所述隔离结构37与所述沟道36或所述虚拟沟道39在所述第一方向x上的横截面的结构相同。
以上所揭露的仅为本发明一种较佳实施方式而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施方式的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。
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