具有埋置电容器的半导体裸片以及制造半导体裸片的方法与流程

本申请要求于2018年01月15日提交的意大利专利申请号102018000000947的优先权，其内容在法律允许的最大程度上通过整体引用并入于此。

技术领域

本公开涉及具有埋置电容器的半导体裸片，以及制造半导体裸片的方法。

背景技术：

电容器是集成电路中最重要的部件。为了满足电路应用的不同要求，已经提出了各种类型的电容器，每种类型的电容器都具有它们自己的特性。由于每单位面积的电容有限，电容器通常占据它们所属的集成电路内的相当大的面积。因此，选择一种类型的电容器而不是另一种类型的电容器是集成电路设计中的基本方面。

本领域中已知的基本上是三种类型的电容器，即金属氧化物半导体(MOS)电容器、金属绝缘金属(MIM)电容器和金属氧化物金属(MOM)电容器。其中，由于它们的薄栅极氧化物结构，MOS电容器具有每单位面积的电容密度的最高值。然而，它们遭受相当大的缺点，诸如突出的非线性、高温度系数和低击穿电压，这使得它们不适用于所有电路应用。MIM电容器和MOM电容器克服了MOS电容器的缺点；然而，与MOS电容器相比，所述MIM电容器和MOM电容器的电容密度相当低。因此，使用MIM电容器和MOM电容器需要较高的面积消耗。

作为上面讨论的结果，在许多应用中，优选使用集成电路外部的分立电容器(例如，SMD电容器)。

因此需要使能克服已知类型的电容器的关键方面并且同时使能节省面积的电容器。

技术实现要素：

在一个实施例中，集成电路包括：具有前侧和背侧的半导体本体；半导体本体中的电子电路；在半导体本体中的埋置区域，位于电子电路和背侧之间，埋置区域包括第一导电材料层和电介质层，该电介质层被布置在第一导电材料层和半导体本体之间；埋置区域和前侧之间的第一导电路径，该第一导电路径形成用于电气接入第一导电材料层的路径，其中所述第一导电材料层形成埋置在半导体本体中的电容器的第一极板，并且电介质层形成所述电容器的电介质。

在一个实施例中，集成电路包括：半导体衬底；半导体衬底之上的外延半导体层；其中半导体衬底包括被外延半导体层覆盖的腔；衬在腔的壁上的电容器电介质层；导电材料，该导电材料至少部分地填充腔并且通过电容器电介质层来与半导体衬底和外延半导体层绝缘，其中至少部分地填充腔的导电材料形成电容器的第一极板，并且半导体衬底形成电容器的第二极板。

在一个实施例中，集成电路包括：半导体衬底；半导体衬底之上的外延半导体层；其中半导体衬底包括被外延半导体层覆盖的腔；衬在腔的壁上的绝缘层；衬在腔中的绝缘层上的第一导电材料；衬在腔中的第一导电材料的表面上的电容器电介质层；衬在腔中的电容器电介质层的表面上的第二导电材料，其中第一导电材料形成电容器的第一极板，并且第二导电材料形成电容器的第二极板。

在一个实施例中，一种制造集成电路的方法包括：在半导体本体中形成埋置腔；刻蚀半导体本体的选择性部分直到到达埋置腔，以形成可以进入埋置腔的一个或多个开口；通过一个或多个开口在埋置腔内沉积电介质材料，以便完全涂覆埋置腔的内壁，以形成电介质层；以及通过一个或多个开口在埋置腔内沉积导电材料以便完全涂覆电介质层，并且形成第一导电材料层，其中所述第一导电材料层形成埋置在半导体本体中的电容器的第一极板，并且电介质层提供所述电容器的电介质。

在一个实施例中，一种制造集成电路的方法包括：在半导体本体中形成埋置腔；刻蚀半导体本体的选择性部分直到到达埋置腔，以形成可以进入埋置腔的一个或多个开口；通过沉积或热生长中的一者在埋置腔内形成绝缘层，以便完全涂覆埋置腔的内壁；通过一个或多个开口在埋置腔内沉积导电材料以便完全涂覆绝缘层，并且形成第一导电材料层；在埋置腔内沉积电介质材料层，以便完全覆盖第一导电材料层，并且形成电介质层；通过一个或多个开口在埋置腔内沉积导电材料，以便完全涂覆电介质层并且形成第二导电材料层，其中所述第一导电材料层形成埋置在半导体本体中的电容器的第一极板，电介质层提供所述电容器的电介质，并且所述第二导电材料层形成埋置在半导体本体中的电容器的第二极板。

附图说明

为了更好地理解本发明，现在参考附图，纯粹通过非限制性示例的方式描述其优选实施例，其中：

图1示出了在侧向截面图中根据一个实施例的具有埋置电容器的半导体裸片；

图2示出了在侧向截面图中根据另一实施例的具有埋置电容器的半导体裸片；

图3A-图3C示出了在俯视平面图中根据相应的布局的图1的半导体裸片；

图4和图5示出了在侧向截面图中根据相应的其他实施例的具有埋置电容器的相应的半导体裸片；以及

图6-图14示出了在用于生产图1的半导体裸片的制造步骤期间的晶片。

具体实施方式

图1是在三轴系统X、Y、Z中根据本发明的一方面的容纳集成半导体器件(特别地，包括电容器1)的裸片或芯片100的一部分的示意性侧向截面图。图1的视图是沿着图3A-图3C的截面线I-I截取的截面图。电容器1在裸片100中是集成类型的或者被嵌入在裸片100中。

裸片100包括由例如硅制成的半导体衬底2，半导体衬底2具有第一导电性(例如，P型)并且具有顶部表面2a，该顶部表面2a沿着Z与底部表面2b相对。举例来说，半导体衬底2被掺杂有浓度在10¹⁵at./cm³和10¹⁸at./cm³之间的P掺杂剂种类。在该实施例的上下文中，裸片100同样可以在衬底2的顶部表面2a上设置有一个或多个外延层6，该一个或多个外延层6也是由半导体材料(例如硅)制成的，并且对于沿着Z的整体厚度(例如在10μm和100μm之间)具有第一导电性。

裸片100还包括在衬底2中(并且可能部分地在外延层6中)延伸的埋置导电区域20，该埋置导电区域20是由掺杂多晶硅或金属材料或金属合金制成的。可以使用的材料的示例包括但不限于Ru、Pt、Ir、Pd、Ag、Au、W、Cu、Co、Fe、Ni、Mo、Ta、Ti、Al、掺杂Si、掺杂Ge等。

根据图1中图示的实施例，埋置导电区域20通过由例如氧化硅制成的电介质材料层21来与衬底2和外延层6电气绝缘。根据一方面，电介质材料层21由具有高介电常数k的材料制成(在本领域中被称为“高k材料”)。可以使用的材料包括但不限于Al2O3、TiO2、GeO2、Si3N4、La2O3等。

在通过示例的方式提供的一个实施例中，埋置腔18在XY平面中的俯视平面图中具有选自圆形、椭圆形、四边形或一般多边形的形状，具有近似在10μm和1mm之间的直径以及在10μm²和1mm²之间的基底面积。备选地，以在图1中未图示的方式，根据需要，同样可以形成彼此相邻的多个膜，以形成具有几平方毫米的总基底面积(相邻膜的面积之和)的悬置的表面。埋置腔18在Z方向上的延伸(深度或厚度)hC近似在2μm和10μm之间。电介质材料层21具有大体均一的厚度hI；例如，它可以是原子单层，或者可以由布置在彼此之上的数千个原子单层形成。埋置导电区域20在平面XY的俯视平面图中具有由埋置腔18和电介质材料层21限定的形状和尺寸。

根据本公开的一方面，埋置导电区域20在半导体衬底2中的埋置腔18中形成。埋置腔18的壁被电介质21完全覆盖，并且埋置导电区域20在埋置腔18内部在电介质层21之上延伸。埋置导电区域20可以完全且均一地填充埋置腔18(图1)，或者仅部分地填充埋置腔18(图2)，以在埋置导电区域20内部限定被埋置导电区域20完全围绕的中空区域23。与图2的实施例相比，图1的实施例使得能够更好地散热。

埋置导电区域20内部的一个或多个腔的存在或其他方面同样可以取决于所使用的填充方法。

埋置导电区域20通过具有沿着Z的主延伸的一个或多个电气路径24连接到外延层6a的顶部表面。电气路径24被设置在沟槽25中，沟槽25从埋置导电区域20开始，通过半导体衬底2的一部分并且通过外延层6的整个厚度，朝向外延层6的顶部表面6a延伸。电气路径24由导电材料(例如多晶硅或金属)制成，特别地与用于形成埋置导电区域20的材料相同的材料(如下面将更全面描述的；根据一个实施例，它们可以与埋置导电区域20同时形成)。

此外，作为电介质21的延长部而形成的绝缘层在沟槽25的内壁上延伸，以将电气路径24与衬底2和外延层6电气绝缘。在图1和图2的实施例中，如下面更详细描述的，沟槽25内部的绝缘层在与电介质21相同的制造步骤中制成，并且因此由相同的附图标记标识。

为了防止由埋置腔18和沟槽25的填充金属材料对外延层6和衬底2的任何可能的不期望的污染，可以在形成电介质21的步骤之前执行形成屏障层(未在图中示出)的步骤，该屏障层被设计成防止金属离子在外延层6和衬底2内扩散。

电气路径24被电气连接到在外延层6的顶部表面6a上延伸的导电路径28。导电路径28通过插入电介质或绝缘层29来与外延层6进一步电气绝缘。在一个实施例中，电介质层29在顶部表面6a上延伸，作为电介质21的延长部，而导电路径28在电介质层29上延伸作为埋置导电区域20的延长部。

裸片100还包括由例如氧化硅制成的金属前电介质(pre-metal dielectric)(PMD)层22，其在外延层6的顶部表面6a之上延伸。

金属前电介质层22可以例如由氧化硅制成，并且具有根据需要所选择的厚度，例如近似在0.5μm和3μm之间。

为了电气接入一个或多个导电路径28，一个或多个导电沟槽32延伸通过金属前电介质层22，直到电气接触一个或多个导电路径28。

背电气接触区域34在与衬底2的顶部表面2a相对的衬底2的底部表面2b上延伸，背电气接触区域34由例如导电材料(诸如金属)制成。

在使用中，埋置导电区域20具有电容器1的第一极板的功能，其可以通过导电沟槽32、耦合到导电沟槽32的导电路径28和对应的电气路径24在工作电压VP下被偏置。衬底2形成电容器1的第二极板，其可以通过背侧电气接触3在相应的工作电压4下被偏置。在图1和图2的示例中，施加在背侧电气接触34上的工作电压是接地电压GND。

在埋置导电区域20和衬底2之间延伸的电介质21形成布置在第一极板和第二极板之间的电容器1的电介质。

根据一方面，外延层6在区域6’中容纳一个或多个电子部件，特别地，该一个或多个电子部件被设计并且彼此耦合以形成电子电路8。区域6’是在腔18之上延伸的区域(即，在俯视平面图中区域6’和腔18彼此叠加)。形成电子电路8的电子部件可以包括诸如晶体管(例如，MOS晶体管、DMOS晶体管、VDMOS晶体管、沟槽MOS晶体管、双极晶体管等)的有源部件，或者诸如电阻器和/或二极管的无源部件，或者通常任何其他的电子部件。电气连接路径10(图中仅图示其中一个)形成用于向电子电路8提供/从电子电路8拾取电气信号的相应的电气路径。容纳电子电路8的区域是裸片100的有源区域，在其中发生电荷的传输和传导现象。

图3A-图3C图示了在XY平面中俯视平面图中的图1和图2的裸片100的相应的布局(限于示出感兴趣的元件)。

参考图3A，存在耦合到相应的导电路径28的多个沟槽25(这里，2个，但数目可以是由设计者选择的任何数目)，其中的每个导电路径28提供用于偏置埋置导电区域20的电气接入点。在该示例中，容纳电子电路8的区域6’在沟槽25之间延伸。

参考图3B，存在U形的单个沟槽25。同样，导电路径28在对应于沟槽25的位置中延伸并且在平面图中基本上遵循其形状，导电沟槽32也是如此。该实施例存在提供用于偏置埋置导电区域20的电气接触的更大面积的优点，因此减小了串联电阻。在该示例中，容纳电子电路8的区域6’部分地被沟槽25围绕。

在未示出的一个实施例中，可以存在两个U形沟槽25，它们相对于平行于X方向的轴彼此镜像。

在也未示出的另一实施例中，可以存在具有大体矩形形状的一个或多个沟槽，其具有沿着X轴和/或沿着Y轴的主延伸。

图3C图示了另一实施例，其中存在部分地围绕电子电路8的多个沟槽25。

图4示出了另一实施例中的裸片100。这里，不存在背电气接触34，并且导电过孔36延伸通过金属前电介质层22，直到到达外延层6(并且经由外延层6到达衬底2)并且在与导电路径28相距一定距离处在外延层6的顶部表面6a处电气接触。以类似于之前已经描述的方式，埋置导电区域20形成电容器1的第一极板，电介质21形成布置在电容器1的极板之间的电介质，并且衬底2形成电容器1的第二极板。

图5是在三轴系统X、Y、Z上根据另一实施例的裸片200(特别地，集成电容器40)的一部分的示意性侧向截面图。

以类似于已经参考图1和图2描述的方式(相同的附图标记标识共同的元件)，裸片200包括半导体衬底2，外延层6在半导体衬底2上延伸，两者例如都是N型的；同样地，埋置腔18在衬底2中延伸。例如由氧化硅制成的绝缘区域42在埋置腔18中延伸，特别地在埋置腔18的内壁上延伸。

由例如掺杂多晶硅或者金属或金属合金制成的第一导电区域44在埋置腔18内部的绝缘区域42上延伸。可以使用的材料的示例包括但不限于Ru、Pt、Ir、Pd、Ag、Au、W、Cu、Co、Fe、Ni、Mo、Ta、Ti、Al、掺杂Si、掺杂Ge等。第一导电区域44通过绝缘区域42与衬底2完全绝缘。

电介质区域46(特别地，具有高介电常数k的电介质(在本领域中被称为“高k材料”))在埋置腔18中在第一导电区域44上延伸。可以使用的材料包括但不限于Al2O3、TiO2、GeO2、Si3N4、La2O3等。可以备选地使用SiO2。

最后，由例如掺杂多晶硅、金属或金属合金制成的第二导电区域48在电介质区域46上延伸。在该情况下，也可以使用之前针对第一导电区域44提及的材料。第二导电区域48通过电介质区域46来与第一导电区域44完全绝缘。换句话说，电介质区域46被布置在第一导电区域44和第二导电区域48之间。

在图5的实施例中，第二导电区域48在其内界定中空部分50。在不同的实施例中(这里未图示，但是与图1中所示的相似)，第二导电区域48可以完全填充中空部分50，因此后者不存在。

第一导电区域44和第二导电区域48可以通过相应的第一电气路径50和第二电气路径52电气接入，第一电气路径50和第二电气路径52基本上在Z方向上在沟槽55中延伸，沟槽55通过外延层6并且部分地通过半导体衬底2形成。第一电气路径50和第二电气路径52例如由掺杂多晶硅或金属材料制成，特别地由与用于形成第一导电区域44和第二导电区域48的材料相同的材料制成。另外，注意，绝缘区域42在衬底2/外延层6与第一电气路径50之间延伸通过沟槽55，与沟槽55的内壁接触，以便将第一电气接触50与衬底2/外延层6电气绝缘。同样地，电介质区域46在第一电气路径50和第二电气路径52之间也延伸通过沟槽55，用于将第一电气路径50与第二电气路径52电气绝缘。以这种方式，第一导电区域44和第二导电区域48彼此独立地电气接入。

为了防止由埋置腔18和沟槽55的填充金属材料对外延层6和衬底2的任何可能的不期望的污染，可以在形成绝缘区域42的步骤之前执行形成屏障层(未在图中示出)的步骤，该屏障层被设计成防止金属离子在外延层6和衬底2内扩散。

第一电气路径50和第二电气路径52被电气耦合到相应的第一导电路径54和第二导电路径56，第一导电路径54和第二导电路径56在外延层6上方延伸，通过绝缘层58与外延层6绝缘，绝缘层58延伸作为沟槽55内的绝缘区域42的部分的延长部(根据一方面，这是在相同的制造步骤中形成的单层；根据备选的方面，可以在不同的制造步骤中形成绝缘层58)。

裸片200还包括由例如氧化硅制成的金属前电介质(PMD)层59，其在外延层6的顶部表面6a上延伸，涂覆第一导电路径54和第二导电路径56。

金属前电介质层22可以例如由氧化硅制成，并且具有根据需要所选择的厚度，例如在0.5μm和3μm之间。

最后，第一导电沟槽60和第二导电沟槽62延伸通过金属前电介质层22，直到它们分别电气接触第一导电路径54和第二导电路径56。

以类似于已经参考图1-图4描述的方式，根据一方面，外延层6在区域6’中容纳一个或多个电子部件，特别地，该一个或多个电子部件被设计并且彼此耦合以形成电子电路8。区域6’是在腔18之上延伸的区域(即，在俯视平面图中区域6’和腔18彼此叠加)。形成电子电路8的电子部件可以包括诸如晶体管(例如，MOS晶体管、DMOS晶体管、VDMOS晶体管、沟槽MOS晶体管、双极晶体管等)的有源部件，或者诸如电阻器和/或二极管的无源部件，或者通常任何其他电子部件。电气连接路径10(图中仅图示其中一个)形成用于向电子电路8提供/从电子电路8拾取电气信号的相应的电气路径。容纳电子电路8的区域是裸片100的有源区域，在其中发生电荷的传输和传导现象。

在使用中，第一导电区域44具有电容器40的第一极板的功能，其可以通过第一导电沟槽60、耦合到第一导电沟槽60的第一导电路径54和第一电气接触50在工作电压V1下被偏置。第二导电区域48具有电容器40的第二极板的功能，其可以通过第二导电沟槽62、耦合到第二导电沟槽62的第二导电路径56和第二电气接触52在相应的工作电压V2下被偏置。布置在第一导电区域44和第二导电区域48之间的电介质区域46执行被布置在如此形成的电容器的极板之间的电介质的功能。

图6-图14示出了在与图1相同的侧向截面图中导致形成裸片100的处理半导体晶片300的步骤。

参考图6，如之前所描述的，提供由例如掺杂硅制成的半导体衬底2。

然后(图7A-图10)，例如根据在(通过引用并入的)美国专利号8,173,513中所描述的埋置腔的产生方法，执行埋置腔(在图10中由附图标记18指定)的形成的步骤。

为此目的(图7A)，在由例如氧化硅制成的衬底2的表面2a上形成刻蚀掩模60。备选地，掩模可以是光阻剂的光刻掩模。限定掩模60，以便在将要形成埋置腔18的区域中提供多个开口60’。

图7B示出了在XY平面中的俯视平面图中包括开口60’的光刻掩模60的部分。在该示例中，开口60’例如具有四边形形状(例如具有在0.5μm和3μm之间的侧“a”的正方形形状)，并且形成开口的阵列，其中每个开口60’被布置在与紧邻的开口相距在0.5μm和3μm之间的距离“c”处。

然而，显而易见的是，开口60’可以具有与图7B中图示的不同的形状和/或空间布置(例如，它们可以是圆形或一般的多边形)。

然后(图8)，执行刻蚀(例如干法RIE)步骤，以用于选择性地去除通过掩模60的开口60’所暴露的衬底2的部分。在刻蚀期间，将未受掩模60保护的半导体衬底2的部分去除，并且进行刻蚀直到达到期望的深度，例如在0.5μm和5μm之间(从表面2a开始沿着Z测量的深度)。

然后，去除刻蚀掩模60。因此，在衬底2中形成沟槽62。

在一个实施例中，在平面XY中的俯视平面图中，每个沟槽62具有正方形形状，具有在0.5μm和3μm之间的由刻蚀掩模60的开口60’大体限定的值的侧“a”，以及在0.5μm和5μm之间的从衬底2的表面2a开始沿着Z测量的深度。通过厚度“c”在0.5μm和3μm之间的壁或柱64，每个沟槽62沿着X与另一相邻的沟槽62分离。

根据参考图7A-图8所描述的内容，在衬底2中专门设置沟槽62，在后续的步骤中，沟槽62将一致形成埋置腔。在该情况下，埋置腔18也将基本上在衬底2中形成。在要形成沿着Z的高度大于衬底2的厚度的埋置腔的情况下，可以在图7A的步骤之前执行外延生长(以未在图中图示的方式)。

参考图9，在脱氧环境中(通常，在具有高氢浓度的气氛中，优选使用三氯硅烷-SiHCl3)，执行外延生长。因此，这里具有第一导电性的外延层6在硅柱64上生长，并且在顶部封闭沟槽62，在沟槽62中困住在外延生长反应器中存在的气体(这里，氢分子-H2)。外延层6的厚度由几微米制成，例如在0.5μm和3μm之间。

然后执行退火步骤，例如在1190℃下达30分钟。退火步骤导致(图10)硅原子的迁移，其倾向于以本身已知的方式移动到较低能量的位置，例如，如在T.Sato，N.Aoki，I.Mizushima和Y.Tsunashima的论文“A New Substrate Engineering for the Formation of Empty Space in Silicon(ESS)Induced by Silicon Surface Migration”，IEDM 1999,pp.517-520(通过引用并入)中所讨论的。

因此，在硅柱64彼此接近的沟槽62的区域中，硅原子完全迁移，并且形成埋置腔18，在顶部由外延层6封闭。优选地，在H2气氛中执行之前的退火步骤，以便防止在沟槽62中存在的氢通过外延层6向外逸出，以及以便在外延生长的步骤期间困住的氢不充足的情况下，增加在埋置腔18中存在的氢的浓度。备选地，可以在氮环境中执行退火。

同样可以根据已知类型的其他工艺来执行埋置腔18的形成，例如，如在Tsutomu Sato等人的科学论文“Fabrication of Silicon-on-Nothing Structure by Substrate Engineering Using the Empty-Space-in-Silicon Formation Technique”，Japanese Journal of Applied Physics，Vol.43，No.1，2004,pp.12-18(通过引用并入)中所描述的。Tsutomu Sato等人在上述科学论文中描述的方法指定了对设置形成埋置腔的深度有用的一些参数。

根据另一实施例，埋置腔18同样可以根据在S.Armbruster等人的论文“A novel micromachining process for the fabrication of monocrystalline Si-membranes using porous silicon”，TRANSDUCERS’03，第12届固态传感器、致动器和微系统国际会议，Boston，2003年06月08-12日，vol.1,pp.1246-249(通过引用并入)中描述的工艺形成。

不管如何选择用于形成埋置腔18的实施例，然后如在图11中图示的，执行本身已知的工艺步骤，以用于形成在外延层6中所集成的一个或多个电子部件，该一个或多个电子部件形成上述的电子电路8。在埋置腔18上方延伸的外延层6的部分处产生电子电路8。电子电路8的形成步骤可以包括沉积半导体材料、掺杂剂种类的注入、光刻和刻蚀步骤等。

然后(图12)，执行刻蚀掩模66的形成和光刻限定的步骤，刻蚀掩模66具有开口66’，开口66’与要形成沟槽25的区域相对应，沟槽25到达埋置腔18，从而将其布置成与外部环境连通。在该步骤和后续步骤中，刻蚀掩模66保护下面的电子电路8。

举例来说，在XY平面的视图中，刻蚀掩模66的开口66’延伸，以便实施图3A-图3C的实施例中的一个实施例，或实施由本公开所提供的另一实施例。在XZ平面的视图中，开口66’沿着Z在腔18上方延伸。

另外，根据本公开的另一方面，可以选择开口66’的尺寸，以便沟槽62的纵横比(沟槽62的深度与它们的最大宽度之比)等于2或者高于2，例如在2和50之间。

详细地，通过湿法刻蚀或干法刻蚀晶片300(在图12中通过箭头49示意性地表示)，用于选择性地去除外延层6的暴露部分，直到到达埋置腔18，来提供沟槽25。沟槽25在埋置腔18的周边区域中形成，在与电子电路8相距足够的距离处，以便不危害其操作或结构完整性。可以通过具有六氟化硫(SF6)和八氟环丁烷(C4F8)的基质的刻蚀化学试剂来去除外延层6(这里是单晶硅)。根据需要，可以使用其他刻蚀化学试剂。

然后可以从晶片300去除刻蚀掩模66。

然后(图13)，执行至少部分填充埋置腔18的步骤，以提供根据图1、图2和图4的实施例中的一个实施例的电容器1的极板20和电介质21。执行类似的过程以提供图5的电容器40。

为此目的，根据本公开的一方面，晶片300被布置在沉积反应器(特别地，被配置成执行原子层沉积(ALD)的反应器)中，并且执行电介质材料(例如Al2O3、TiO2、GeO2、Si3N4、La2O3)的ALD，以形成之前描述的电介质层21。ALD技术使得电介质能够在腔18内以及沿着沟槽25的壁均一沉积。沉积参数预见了在100℃和500℃之间的温度。

作为ALD步骤的备选，可以通过热生长氧化硅的步骤来形成电介质层21。

然后，例如通过CVD来执行多晶硅(在该示例中，具有N型的掺杂)或者诸如钨(W)或钛(Ti)或铜(Cu)的金属材料的沉积步骤，以形成埋置导电区域20。通过调整沉积参数，特别是通过选择在100℃和500℃之间的温度，已经发现所选择的导电材料渗透到沟槽25中并且沉积在埋置腔18的侧壁、顶部壁和底部壁上，以形成完全涂覆埋置腔18的内壁的填充层。同时，导电材料涂覆沟槽25的壁，以形成与腔18中的埋置导电区域接触的电气路径。沉积导电材料的过程持续，直到完全填充沟槽25。

电介质层21同样具有防止埋置导电区域20的导电物质(特别是金属)在衬底2和外延层6内扩散的保护性屏障的功能。

利用前面的步骤，在外延层6的顶部表面6a上形成相应的电介质层和导电层。对在外延层6的顶部表面6a处的所述层的光刻限定的后续步骤使得能够形成图1-图4的导电路径28和下面的电介质层29。

可以利用通过ALD技术沉积的步骤来替换或集成之前描述的通过CVD沉积埋置导电区域20的步骤，ALD技术可以用于覆盖更复杂的几何(诸如埋置腔的可能的转角)和/或用于沉积具有高导电性的金属材料(铝、铜等)。

然后(图14)，例如通过在晶片300的前面(即，在外延层6上和在导电路径28上)沉积氧化硅来形成金属前电介质(PMD)层22。通过已知的光刻和刻蚀步骤选择性地去除金属前电介质层22，以形成一个或多个沟槽71(图中仅图示其中一个)，当填充有导电材料时，该一个或多个沟槽71就形成之前描述的用于与电子电路8的特定部分电气接触的相应的电气路径10。同时，形成一个或多个另外的沟槽72，当填充有导电材料时，该成一个或多个另外的沟槽72将形成图1-图4的导电沟槽32。同样，在该步骤中，还可以同时形成图4的导电沟槽36。

例如通过CVD沉积金属材料(特别地，钨、铝或铜)来执行对沟槽71和沟槽72的填充。

同样，形成根据图1和图2的实施例的背接触34。

用于生产图5的电容器40的步骤与前面描述的那些步骤类似，具有用于填充埋置腔18的适当的变型。详细地，在图12的步骤之后，执行一系列的热氧化和/或CVD/ALD的步骤以依次形成绝缘区域42、第一导电区域44、电介质46和第二导电区域48。然后，执行参考图13和图14所描述的步骤。

根据上面所描述的内容，在各种实施例中说明的本发明的优点是显而易见的。

例如，所描述的制造工艺设想在单片半导体本体中形成埋置腔，而不需要执行键合操作。因此改善了结构稳定性，并且降低了制造成本。另外，主动地利用半导体本体2，否则半导体本体2具有结构支撑的专有功能。

另外，根据本发明的各个实施例的嵌入的电容器的每单位面积的电容密度的值高，特别地，高于MIM电容器的典型值(例如，近似两倍，即10000pF/mm²)。

最后，显而易见的是，可以在不脱离如所附权利要求中限定的本公开的范围的情况下，对所描述的本发明进行修改和变化。

例如，第一导电性可以是N型，并且第二导电性可以是P型。

另外，电子电路8可以不存在，或者可以在裸片100的与附图中所示的区域不同的区域中形成，例如在俯视平面图中相对于腔18侧向交错。