半导体器件的制作方法

本申请要求于2018年1月17日向韩国知识产权局提交的韩国专利申请No.10-2018-0006165的优先权，其公开内容通过引用整体并入本文中。

技术领域

本公开的示例实施例涉及一种半导体器件。

背景技术：

使用多级布线结构来设计高集成度、高密度、低功耗和高速操作的半导体器件。为了实现半导体器件的高速操作，由于低电阻率和低成本，铜用作用于形成布线线路的材料。由于难以蚀刻铜，因此通过镶嵌工艺来形成铜布线线路。

可以通过半导体器件的高集成度来减小布线线路之间的距离。因此，由于布线线路之间的距离窄，因此布线线路之间的干扰会增加，使得随着布线线路之间的距离减小，信号传输速度会降低。

技术实现要素：

根据本发明构思的示例实施例，半导体器件可以包括：衬底上的层间绝缘层；在层间绝缘层中的通路塞，通路塞具有相对的第一通路侧壁和第二通路侧壁；在层间绝缘层中的第一布线线路，第一布线线路与通路塞耦接，并且具有与第一通路侧壁相邻的第一布线侧壁、以及与第一布线侧壁相对且与第二通路侧壁相邻的第二布线侧壁；覆盖第一通路侧壁的第一通路绝缘衬层；覆盖第一布线侧壁的第一布线绝缘衬层；在第一通路绝缘衬层和层间绝缘层之间的第一通路气隙区，第一通路气隙区将第一通路绝缘衬层暴露于层间绝缘层；以及，在第一布线绝缘衬层和层间绝缘层之间的第一布线气隙区，第一布线气隙区将第一布线绝缘衬层暴露于层间绝缘层。第一通路侧壁和第二布线侧壁可以彼此未对准。

根据本发明构思的示例实施例，一种半导体器件可以包括：在半导体衬底上的层间绝缘层；在层间绝缘层中的通路塞和通路塞上的布线线路，通路塞和布线线路彼此耦接且形成阶梯结构；覆盖通路塞的侧壁和布线线路的侧壁的第一绝缘层；覆盖第一绝缘层中覆盖通路塞的侧壁的部分的侧壁的第二绝缘层，第二绝缘层包括与第一绝缘层不同的材料；在层间绝缘层和布线线路之间的气隙层，气隙层将第一绝缘层暴露与层间绝缘层；以及在层间绝缘层中与气隙区和第二绝缘层相邻的部分中的受损区。受损区中的碳浓度可以低于层间绝缘层中的碳浓度，并且高于第二绝缘层中的碳浓度。

根据本发明构思的示例实施例，一种半导体器件可以包括：在半导体衬底上的层间绝缘层；在层间绝缘层中的通路塞和在通路塞上的布线线路，通路塞和布线线路彼此耦接且形成阶梯结构；在层间绝缘层和通路塞之间的第一气隙区；以及在层间绝缘层和布线线路之间的第二气隙区。第一气隙区和第二气隙区可以不彼此竖直重叠。

附图说明

图1是根据示例实施例的半导体器件的截面图。

图2是根据示例实施例的半导体器件的一部分的透视图。

图3至图9是示出了根据示例实施例的制造半导体器件的方法中的阶段的截面图。

图10是根据示例实施例的半导体器件的截面图。

图11是根据示例实施例的半导体器件的截面图。

图12是根据示例实施例的半导体器件的截面图。图13是示出了根据示例实施例的制造图12的半导体器件的方法的截面图。

图14是根据示例实施例的半导体器件的截面图。

图15是根据示例实施例的半导体器件的截面图。

图16是示出了根据示例实施例的制造图15的半导体器件的方法的截面图。

图17是根据示例实施例的半导体器件的截面图。

图18和图19是根据示例实施例的半导体器件的截面图。

图20是根据示例实施例的半导体器件的截面图。

图21是示出了根据示例实施例的制造图20的半导体器件的方法的截面图。

具体实施方式

应注意的是，相对于一个实施例描述的本发明构思的各方面可以并入不同的实施例中，尽管没有关于此进行具体描述。也就是说，能够用任意方式和/或组合来组合所有实施例和/或任意实施例的特征。在下面阐述的说明书中详细说明了本发明构思的这些和其它目的和/或方面。

现在将参考附图在下文中更全面地描述各种示例实施例。在本申请中，类似的附图标记可以指代类似的元件。

图1是根据示例实施例的半导体器件的截面图。图2是根据示例实施例的半导体器件的一部分的透视图。

参考图1和图2，提供了半导体衬底1。半导体衬底1可以包括晶体结构的半导体材料(例如，硅或锗)。半导体衬底1可以是例如单晶硅晶片或绝缘体上硅(SOI)衬底。下导电图案11设置在半导体衬底1上。下导电图案11包括下导电部7和下扩散防止图案9，下扩散防止图案9接触下导电部7的侧壁和下表面。下导电部7可以包括例如铜、铝或钨。下扩散防止图案9可以包括例如氮化钛或氮化钽。下导电图案11可以与例如半导体衬底1中的杂质掺杂区电连接。下导电图案11的侧壁被下层间绝缘层3覆盖。下层间绝缘层3可以覆盖半导体衬底1。下层间绝缘层3可以包括多孔低k介电材料(例如，SiOCH)。下层间绝缘层3的上表面可以与下导电图案11的上表面共面。

下蚀刻停止层13和上层间绝缘层15顺序堆叠在下导电图案11上。下蚀刻停止层13可以包括例如氮化硅。上层间绝缘层15可以包括多孔低k介电材料(例如，SiOCH)。

彼此重叠的通路孔17h和第一槽17g1设置在上层间绝缘层15中。通路孔17h和第一槽17g1可以形成双镶嵌孔结构。通路孔17h可以穿透上层间绝缘层15和下蚀刻停止层13以暴露下导电图案11。通路孔17h的上部的宽度可以大于通路孔17h的下部的宽度。通路孔17h可以部分地暴露下蚀刻停止层13的上表面。通路孔17h可以暴露在第一槽17g1的底部处。第一槽17g1可以与通路孔17h相邻、连接或相通。第一槽17g1的宽度可以大于通路孔17h的宽度。第一槽17g1的内侧壁可以比与其相邻的通路孔17h的内侧壁在横向上更突出。第一槽17g1的另一侧壁可以与相邻的通路孔17h的另一侧壁对准(或连续地连接)。与第一槽17g1间隔开的第二槽17g2设置在上层间绝缘层15中。第二槽17g2的下表面可以位于与第一槽17g1的底部相对于半导体衬底1的上表面而言的相同的高度处。第一槽17g1和第二槽17g2可以具有沿一个方向延伸的线性形状。应当理解，尽管术语“第一”、“第二”、“第三”等可以在本文用于描述各种元件，但是这些元件不应该受这些术语的限制；相反，这些术语仅用于将一个元件与另一元件区分开来。因此，以下讨论的第一元件可以称作第二元件，而不会脱离本发明构思的范围。

通路塞Va设置在通路孔17h中。第一布线线路Wa设置在第一槽17g1中。第二布线线路Wb设置在第二槽17g2中。通路塞Va和第一布线线路Wa可以彼此一体地耦接。第二布线线路Wb可以连接到通路塞。通路塞Va包括通路导电部25v、和覆盖通路导电部25v的侧壁和下表面的通路扩散防止图案23v。第一布线线路Wa包括第一布线导电部25a、和与第一布线导电部25a的侧壁和下表面接触的第一布线扩散防止图案23a。通路导电部25v和第一布线导电部25a可以彼此一体地耦接。通路导电部25v和第一布线导电部25a可以包括相同的材料(例如，铜)。通路扩散防止图案23v和第一布线扩散防止图案23a可以彼此一体地耦接。通路扩散防止图案23v和第一布线扩散防止图案23a可以包括相同的材料(例如，氮化钛或氮化钽)。

通路塞Va具有相对的第一通路侧壁Vas1和第二通路侧壁Vas2。第一布线线路Wa具有与第一通路侧壁Vas1相邻的第一布线侧壁Was1、和与第一布线侧壁Was1相对的第二布线侧壁Was2。第一布线侧壁Was1可以不与第一通路侧壁Vas1竖直重叠或对准。与第一通路侧壁Vas1相比，第一布线侧壁Was1可以横向突出。例如，彼此一体地耦接的第一布线线路Wa和第一通路塞Va可以具有彼此未对准的、或者被配置为具有阶梯结构的第一布线侧壁Was1和第一通路侧壁Vas1。第二布线侧壁Was2可以连续地连接到第二通路侧壁Vas2或与第二通路侧壁Vas2对准，使得第二布线侧壁Was2和第二通路侧壁Vas2可以沿一条线延伸。

第一通路侧壁Vas1接触第一通路绝缘衬层21v1(或被第一通路绝缘衬层21v1覆盖)。第二通路侧壁Vas2接触第二通路绝缘衬层21v2(或被第二通路绝缘衬层21v2覆盖)。第一布线侧壁Was1接触第一布线绝缘衬层21w1(或被第一布线绝缘衬层21w1覆盖)。第二布线侧壁Was2接触第二布线绝缘衬层21w2(或被第二布线绝缘衬层21w2覆盖)。第一通路绝缘衬层21v1、第二通路绝缘衬层21v2、第一布线绝缘衬层21w1和第二布线绝缘衬层21w2可以包括相同的材料(例如，氮化硅、碳氮化硅和/或氮化铝)。第二布线绝缘衬层21w2和第二通路绝缘衬层21v2可以彼此一体地耦接。第一通路绝缘衬层21v1的上端部分的宽度可以小于第一通路绝缘衬层21v1的中间部分的宽度。第一通路绝缘衬层21v1的端部的宽度可以在远离半导体衬底1的方向上变窄。第一通路绝缘衬层21v1中的、与第一布线线路Wa的下表面接触的上端部分可以是圆形的。如本文所用，术语“和/或”包括关联列出的项目中的一个或多个项目的任意和所有组合。诸如“......中的至少一个”之类的表述在元件列表之前时修饰整个元件列表，而不是修饰列表中的单独元件。

第一通路气隙区Av1设置在第一通路绝缘衬层21v1和上层间绝缘层15中与第一通路绝缘衬层21v1相邻的部分之间。第一通路气隙区Av1可以暴露第一通路绝缘衬层21v1。第二通路气隙区Av2设置在第二通路绝缘衬层21v2和上层间绝缘层15中与第二通路绝缘衬层21v2相邻的部分之间。第二通路气隙区Av2可以暴露第二通路绝缘衬层21v2。第一通路气隙区Av1和第二通路气隙区Av2可以暴露下蚀刻停止层13的上表面的一部分和侧壁。

第一布线气隙区Aw1设置在第一布线绝缘衬层21w1和上层间绝缘层15中与第一布线绝缘衬层21w1相邻的部分之间。第一布线气隙区Aw1可以暴露第一布线绝缘衬层21w1。第二布线气隙区Aw2设置在第二布线绝缘衬层21w2和上层间绝缘层15中与第二布线绝缘衬层21w2相邻的部分之间。第二布线气隙区Aw2可以暴露第二布线绝缘衬层21w2。

第二通路气隙区Av2和第二布线气隙区Aw2可以彼此相邻、连接或相通，并且沿一条线延伸。在一些实施例中，第一通路气隙区Av1可以不与第一布线气隙区Aw1相邻，并且可以与第一布线气隙区Aw1分离。第一布线线路Wa的下表面可以在第一通路气隙区Av1和第一布线气隙区Aw1之间接触上层间绝缘层15。

第二布线线路Wb包括第二布线导电部25b、和覆盖第二布线导电部25b的侧壁和/或下表面的第二布线扩散防止图案23b。第二布线导电部25b可以包括例如铜。第二布线扩散防止图案23b可以包括例如氮化钛或氮化钽。第二布线线路Wb的侧壁可以被第三布线绝缘衬层21wb覆盖。第三布线绝缘衬层21wb可以包括例如氮化硅、碳氮化硅和/或氮化铝。第三布线气隙区Awb设置在第三布线绝缘衬层21wb、和上层间绝缘层15中与第三布线绝缘衬层21wb相邻的部分之间。第三布线气隙区Awb可以暴露第三布线绝缘衬层21wb。

保护层27覆盖第一布线线路Wa和第二布线线路Wb两者的上表面。保护层27可以包括例如钴或钴的硅化物。上蚀刻停止层29覆盖保护层27和上层间绝缘层15。上蚀刻停止层29可以包括例如氮化硅。通路塞Va可以具有矩形柱形状(如图2所示)。在一些实施例中，通路塞Va可以具有圆柱形状。

图3至图9是示出了根据示例实施例的制造半导体器件的方法中的阶段的截面图。

参考图3，制备半导体衬底1。半导体衬底1可以是例如单晶硅衬底。下层间绝缘层3形成在半导体衬底1上。下层间绝缘层3可以是多孔低k介电层(例如，SiOH层)。可以将下层间绝缘层3图案化形成沟槽4。下扩散防止层可以共形地形成在半导体衬底1上，然后可以在下扩散防止层上形成下导电层以填充沟槽4。可以对下导电层和下扩散防止层执行平坦化工艺以暴露下层间绝缘层3的上表面，使得在沟槽4中形成包括下扩散防止图案9和下导电部7在内的下导电图案11。例如，可以在形成下层间绝缘层3之后形成下导电图案11。在一些实施例中，可以在形成下导电图案11之后形成下层间绝缘层3。在这种情况下，可以改变下导电图案11的结构，并且可以通过在半导体衬底1上堆叠导电层并图案化导电层来形成下导电图案11的结构。

下蚀刻停止层13形成在下层间绝缘层3和下导电图案11上。下蚀刻停止层13可以由例如氮化硅形成。上层间绝缘层15形成在下蚀刻停止层13上。上层间绝缘层15可以由多孔低k介电材料(例如，SiOCH)形成。

参考图4，顺序蚀刻上层间绝缘层15和下蚀刻停止层13，以形成通路孔17h、与通路孔17h重叠的第一槽17g1、以及与第一槽17g1间隔开的第二槽17g2。例如，在通路孔17h部分地形成在上层间绝缘层15中而不暴露下导电图案11之后，可以在完全形成通路孔17h的同时形成第一槽17g1和第二槽17g2以暴露下导电图案11。在一些实施例中，在形成第一槽17g1和第二槽17g2之后，可以对上层间绝缘层15中通过第一槽17g1暴露的部分、以及在上层间绝缘层15下的下蚀刻停止层13的部分进行蚀刻，以在第一槽17g1下形成通路孔17h。通路孔17h可以暴露下导电图案11以及下蚀刻停止层13的侧壁。蚀刻受损的受损区DR形成在上层间绝缘层15中的通过第一槽17g1和第二槽17g2以及通路孔17h暴露的表面中。受损区DR可以形成在上层间绝缘层15中的受等离子体干蚀刻工艺影响的部分中。在等离子体干蚀刻工艺中，可以供应氧或氢。氧或氢可以与上层间绝缘层15(可以是SiOCH)中包含的碳原子反应，以产生气态的CO2或CH4，并从受损区DR中去除碳原子。因此，受损区DR的碳浓度可以具有低于上层间绝缘层15中的未受损的其余部分中的碳浓度。受损区DR的氧浓度可以高于上层间绝缘层15中的未受损的其余部分中的氧浓度。

参考图5，去除了受损区DR。可以通过例如使用氢氟酸进行干/湿蚀刻工艺来去除受损区DR。因此，可以去除上层间绝缘层15的一部分，并且可以暴露下蚀刻停止层13的上表面的一部分。

参考图6，可以在半导体衬底1上共形地形成牺牲间隔物层，然后对其进行各向异性蚀刻，从而形成牺牲间隔物19v1、19v2、19w1、19w2和/或19wb。牺牲间隔物19v1、19v2、19w1、19w2和/或19wb包括覆盖通路孔17h的侧壁的第一通路牺牲间隔物19v1、与第一通路牺牲间隔物19v1相对的第二通路牺牲间隔物19v2、覆盖第一槽17g1的侧壁的第一布线牺牲间隔物19w1、与第一布线牺牲间隔物19w1相对的第二布线牺牲间隔物19w2、以及覆盖第二槽17g2的侧壁的第三布线牺牲间隔物19wb。牺牲间隔物19v1、19v2、19w1、19w2和/或19wb可以由相对于上层间绝缘层15、下蚀刻停止层13和/或将稍后形成的绝缘衬层21v1、21v2、21w1、21w2和/或21wb具有蚀刻选择性的材料形成。牺牲间隔物19v1、19v2、19w1、19w2和/或19wb可以由例如氧化硅形成。第二通路牺牲间隔物19v2和第二布线牺牲间隔物19w2可以彼此一体地耦接并且沿一条线延伸。第一通路牺牲间隔物19v1和第二通路牺牲间隔物19v2可以彼此连接，同时沿通路孔17h的内侧壁延伸。第一布线牺牲间隔物19w1可以与第一通路牺牲间隔物19v1和第二通路牺牲间隔物19v2以及第二布线牺牲间隔物19w2隔离。

可以在具有牺牲间隔物19v1、19v2、19w1、19w2和/或19wb的上层间绝缘层15上共形地形成绝缘衬垫层，然后对其进行各向异性蚀刻，从而形成绝缘衬层21v1、21v2、21w1、21w2和/或21wb。绝缘衬层21v1、21v2、21w1、21w2和/或21wb包括覆盖第一通路牺牲间隔物19v1的侧壁的第一通路绝缘衬层21v1、覆盖第二通路牺牲间隔物19v2的侧壁的第二通路绝缘衬层21v2、覆盖第一布线牺牲间隔物19w1的侧壁的第一布线绝缘衬层21w1、覆盖第二布线牺牲间隔物19w2的侧壁的第二布线绝缘衬层21w2、以及覆盖第三布线牺牲间隔物19wb的侧壁的第三布线绝缘衬层21wb。绝缘衬层21v1、21v2、21w1、21w2和/或21wb可以由例如氮化硅、碳氮化硅和/或氮化铝形成。第二通路绝缘衬层21v2和第二布线绝缘衬层21w2可以彼此一体地耦接并且沿一条线延伸。第一通路绝缘衬层21v1和第二通路绝缘衬层21v2可以在沿通路孔17h的内侧壁延伸的同时彼此连接。第一通路绝缘衬层21v1可以与第一通路绝缘衬层21v1和第二通路绝缘衬层21v2以及第二布线绝缘衬层21w2隔离。当形成绝缘衬层21v1、21v2、21w1、21w2和21wb时，可以暴露上层间绝缘层15的一部分和下导电图案11的上表面。

参考图7，扩散防止层23共形地形成在半导体衬底1上。扩散防止层23可以接触下导电图案11。扩散防止层23可以由例如氮化钛或氮化钽形成。扩散防止层23可以通过例如原子层沉积工艺或化学气相沉积工艺形成。上导电层25形成在扩散防止层23上，以填充通路孔17h以及第一槽17g1和第二槽17g2。上导电层25可以由例如铜形成。上导电层25可以通过电镀工艺或无电镀工艺形成。在这种情况下，扩散防止层23可以用作种子层。

参考图8，执行化学机械抛光(CMP)工艺以去除上层间绝缘层15的一部分、扩散防止层23的一部分、以及上导电层25的一部分，从而形成通路塞Va、第一布线线路Wa、以及第二布线线路Wb。此时，可以去除第一布线绝缘衬层至第三布线绝缘衬层21w1、21w2和/或21wb的上部以及第一布线牺牲间隔物至第三布线牺牲间隔物19w1、19w2和/或19wb的上部，从而可以暴露第一布线绝缘衬层至第三布线绝缘衬层21w1、21w2和/或21wb、以及第一布线牺牲间隔物至第三布线牺牲间隔物19w1、19w2和/或19wb。保护层27形成在第一布线线路Wa和第二布线线路Wb上。保护层27可以由例如钴或钴的硅化物形成。例如，可以通过在其中具有第一布线线路Wa和第二布线线路Wb的上层间绝缘层15上形成钴层、对钴层进行图案化、在图案化后的钴层上形成硅层、执行热处理工艺以通过硅层和钴层之间的反应来形成硅化钴层、以及去除未反应的硅层，来形成保护层27。

参考图9，去除暴露的第一布线牺牲间隔物至第三布线牺牲间隔物19w1、19w2和/或19wb，以形成第一布线气隙区Aw1、第二布线气隙区Aw2和/或第三布线气隙区Awb。可以通过使用例如氢氟酸进行干/湿蚀刻工艺来去除第一布线牺牲间隔物至第三布线牺牲间隔物19w1、19w2和/或19wb以形成第一布线气隙区Aw1、第二布线气隙区Aw2和/或第三布线气隙区Awb。可以连续地执行蚀刻工艺以去除第一通路牺牲间隔物19v1和/或第二通路牺牲间隔物19v2以及第一布线牺牲间隔物至第三布线牺牲间隔物19w1、19w2和/或19wb。由于第一通路牺牲间隔物19v1和第二通路牺牲间隔物19v2连接到第二布线牺牲间隔物19w2，因此可以根据氢氟酸的穿透深度来去除第一通路牺牲间隔物19v1和第二通路牺牲间隔物19v2。第一气隙区Av1和第二气隙区Av2形成在去除了第一通路牺牲间隔物19v1和第二通路牺牲间隔物19v2的区域中。保护层27可以保护第一布线线路Wa和第二布线线路Wb在蚀刻工艺期间免于被氢氟酸损坏。可以根据牺牲间隔物层的厚度来调整每个气隙区Av1、Av2、Aw1、Aw2和/或Awb的大小。

再次参考图1，上蚀刻停止层29形成在上层间绝缘层15和保护层27上。上蚀刻停止层29可以由例如氮化硅形成。上蚀刻停止层29可以覆盖第一布线气隙区至第三布线气隙区Aw1、Aw2和Awb的上入口。

图10是根据示例实施例的半导体器件的截面图。将主要描述本实施例与图1至图9的实施例之间的差别。

参考图10，在根据示例实施例的半导体器件中，第一通路绝缘衬层21v1和第二通路绝缘衬层21v2中的每一个覆盖通路塞Va的侧壁，但暴露通路塞Va的侧壁的下部。第一布线绝缘衬层21w1暴露第一布线线路Wa的第一布线侧壁Was1的下部。第三布线绝缘衬层21wb暴露第二布线线路Wb的侧壁的下部。第一通路气隙区Av1和第二通路气隙区Av2、第一布线气隙区Aw1和第三布线气隙区Awb中的每一个可以具有L形截面。

一种制造图10的半导体器件的方法包括：在图5的结构上顺序形成牺牲间隔物层和绝缘衬垫层；对牺牲间隔物层和绝缘衬垫层进行各向异性蚀刻，以同时形成牺牲间隔物19v1、19v2、19w1、19w2和/或19wb以及绝缘衬层21v1、21v2、21w1、21w2和/或21wb。之后，可以执行关于图6至图9描述的工艺。

图11是根据示例实施例的半导体器件的截面图。将主要描述本实施例与图1至图9的实施例之间的差别。

参考图11，在根据示例实施例的半导体器件中，不存在第一通路气隙区Av1和第二通路气隙区Av2，而是保留第一通路牺牲间隔物19v1和第二通路牺牲间隔物19v2。例如，在执行图8所示的工艺之后，去除第一布线牺牲间隔物至第三布线牺牲间隔物19w1、19w2和19wb，但是不去除第一通路牺牲间隔物19v1和第二通路牺牲间隔物19v2，从而不形成第一通路气隙区Av1和第二通路气隙区Av2。

图12是根据示例实施例的半导体器件的截面图。将主要描述本实施例与图1和图2的实施例之间的差别。

参考图12，在根据示例实施例的半导体器件中，受损区DR相邻地设置于上层间绝缘层15中的、通过气隙区Av1、Av2、Aw1、Aw2和Awb暴露的表面处。受损区DR中的碳浓度可以低于上层间绝缘层15中的碳浓度。受损区DR中的氧浓度可以高于上层间绝缘层15中的氧浓度。第一通路气隙区Av1和第二通路气隙区Av2可以不暴露下蚀刻停止层13的上表面。下蚀刻停止层13的侧壁可以与上层间绝缘层15中的、通过第一气隙区Av1和第二气隙区Av2暴露的侧壁对准。

图13是示出了根据示例实施例的制造图12的半导体器件的方法的截面图。将主要描述本实施例与图3至图9的实施例之间的差别。

参考图13，通过省略如5中所示的工艺来不去除图4中所示的受损区DR，然后执行图6至图8中所示的工艺。可以通过使用氢氟酸进行的干/湿蚀刻工艺来去除第一布线牺牲间隔物至第三布线牺牲间隔物19w1、19w2和/或19wb以及第一通路牺牲间隔物19v1和/或第二通路牺牲间隔物19v2。此时，由于受损区DR中包括的碳比由氧化硅形成的牺牲间隔物19w1、19w2、19wb、19v1和/或19v2中的碳更多，因此氢氟酸对受损区DR的蚀刻速率会下降。因此，在通过氢氟酸去除牺牲间隔物19w1、19w2、19wb、19v1和/或19v2之后蚀刻工艺中断，而留下受损区DR。可以执行以下工艺。

图14是根据示例实施例的半导体器件的截面图。将主要描述本实施例与图1和图2的实施例之间的差别。

参考图14，根据示例实施例的半导体器件包括图11的半导体器件和图12的半导体器件的组合结构。在半导体器件中，受损区DR设置在上层间绝缘层15中的、与通路孔17h的内侧壁和第一槽17g1和第二槽17g2的内侧壁相邻的部分中。第一通路牺牲间隔物19v1和第二通路牺牲间隔物19v2未被去除。因此，与图1和图2中的半导体器件不同，可以不形成第一通路气隙区Av1和第二通路气隙区Av2。受损区DR中的碳浓度可以低于上层间绝缘层15中的碳浓度并且高于第一通路牺牲间隔物19v1和第二通路牺牲间隔物19v2中的碳浓度。受损区DR中的氧浓度可以高于上层间绝缘层15中的氧浓度并且低于第一通路牺牲间隔物19v1和第二通路牺牲间隔物19v2中的氧浓度。

图15是根据示例实施例的半导体器件的截面图。将主要描述本实施例与图1和图2的实施例之间的差别。

参考图15，在根据示例实施例的半导体器件中，气隙区Av1、Av2、Aw1、Aw2和/或Awb中的每一个气隙区的水平宽度大于图1中的每一个气隙区的水平宽度。第一连接气隙区Ac1被设置为连接第一通路气隙区Av1和第一布线气隙区Aw1，并且暴露第一布线线路Wa的下表面。第一布线线路Wa的下表面可以通过第一连接气隙区Ac1与上层间绝缘层15间隔开。第二连接气隙区Ac2被设置为连接第三布线气隙区Awb，并且暴露第二布线线路Wb的下表面。第二布线线路Wb的下表面可以通过第二连接气隙区Ac2与上层间绝缘层15间隔开。第一连接气隙区Ac1和第二连接气隙区Ac2可以平行于半导体衬底1的上表面。第一连接气隙区Ac1和第二连接气隙区Ac2中的每一个气隙区的竖直宽度可以小于其它气隙区Av1、Av2、Aw1、Aw2和/或Awb中的每一个气隙区的水平宽度。

图16是示出了根据示例实施例的制造图15的半导体器件的方法的截面图。将主要描述本实施例与图3至图9和图13的实施例之间的差别。

参考图16，通过进一步使用氢氟酸执行干法/蚀刻工艺来去除具有图13中所示的相同结构的受损区DR。因此，气隙区Av1、Av2、Aw1、Aw2和/或Awb被扩大，并且还形成连接气隙区Ac1和Ac2。在一些实施例中，第二布线线路Wb可以包括连接到另一通路塞的延伸部，从而由其支撑。

图17是根据示例实施例的半导体器件的截面图。将主要描述本实施例与图1至图9和图12的实施例之间的差别。

参考图17，在根据示例实施例的半导体器件中，辅助绝缘衬层18v1、18v2、18w1、18w2和/或18wb分别设置为与绝缘衬层21v1、21v2、21w1、21w2和/或21wb相对，且其间具有气隙区Av1、Av2、Aw1、Aw2和/或Awb。辅助绝缘衬层18v1、18v2、18w1、18w2和/或18wb包括通过第一通路气隙区Av1暴露的第一通路辅助绝缘衬层18v1、通过第二通路气隙区Av2暴露的第二通路辅助绝缘衬层18v2、通过第一布线气隙区Aw1暴露的第一布线辅助绝缘衬层18w1、通过第二布线气隙区Aw2暴露的第二布线辅助绝缘衬层18w2、以及通过第三布线气隙区Awb暴露的第三布线辅助绝缘衬层18wb。第一通路辅助绝缘衬层18v1和第二通路辅助绝缘衬层18v2可以覆盖下蚀刻停止层13的侧壁。辅助绝缘衬层18v1、18v2、18w1、18w2和/或18wb可以包括与绝缘衬层21v1、21v2、21w1、21w2和/或21wb的材料相同的材料。

一种制造图17的半导体器件的方法包括：在具有图4中所示的包括受损区DR在内的所得结构的半导体衬底1上共形地形成辅助绝缘衬垫层，而不执行图5中所示的去除受损区DR的工艺；对辅助绝缘衬垫层进行各向异性蚀刻以形成辅助绝缘衬层18v1、18v2、18w1、18w2和/或18wb。

图18和图19是根据示例实施例的半导体器件的截面图。将主要描述本实施例与图1至图9和图17的实施例之间的差别。

参考图18，在根据示例实施例的半导体器件中，第一通路辅助绝缘衬层18v1和第二通路辅助绝缘衬层18v2以及第一布线辅助绝缘衬层18w1和第三布线辅助绝缘衬层18wb中的每一个具有L形截面。第一通路辅助绝缘衬层18v1和第二通路辅助绝缘衬层18v2的下端部分以及第一布线辅助绝缘衬层18w1和第三布线辅助绝缘衬层18wb的下端部分可以分别接触第一通路绝缘衬层21v1和第二通路绝缘衬层21v2以及第一布线绝缘衬层21w1和第三布线绝缘衬层21wb。气隙区Av1、Av2、Aw1、Aw2和/或Awb的下部可以分别由第一通路辅助绝缘衬层18v1和第二通路辅助绝缘衬层18v2以及第一布线辅助绝缘衬层18w1和第三布线辅助绝缘衬层18wb封闭。

一种制造图18的半导体器件的方法包括：在具有如图4所示的所得结构的半导体衬底1上顺序地共形地形成辅助绝缘衬垫层和牺牲间隔物层；以及对辅助绝缘衬垫层和牺牲间隔物层进行各向异性蚀刻，以形成辅助绝缘衬层18v1、18v2、18w1、18w2和18wb以及牺牲间隔物19v1、19v2、19w1、19w2和19wb。

参考图19，在根据示例实施例的半导体器件中，第一通路辅助绝缘衬层18v1和第二通路辅助绝缘衬层18v2以及第一布线辅助绝缘衬层18w1和第三布线辅助绝缘衬层18wb中的每一个具有L形截面。第一通路气隙区Av1和第二通路气隙区Av2以及第一布线气隙区Aw1和第三布线气隙区Aw2中的每一个气隙区也具有L形截面。

一种制造图19的半导体器件的方法包括：在具有如图4所示的所得结构的半导体衬底1上顺序地共形地形成辅助绝缘衬垫层、牺牲间隔物层和绝缘衬垫层；以及对辅助绝缘衬垫层、牺牲间隔物层和绝缘衬垫层进行各向异性蚀刻，以形成辅助绝缘衬层18v1、18v2、18w1、18w2和/或18wb、牺牲间隔物19v1、19v2、19w1、19w2和/或19wb、以及牺牲间隔物19v1、19v2、19w1、19w2和19wb。

图20是根据示例实施例的半导体器件的截面图。将主要描述本实施例与图1、图2和图19的实施例之间的差别。

参考图20，在根据示例实施例的半导体器件中，第一通路辅助绝缘衬层18v1连接到第一布线辅助绝缘衬层18w1。第一通路辅助绝缘衬层18v1的一部分或第一布线辅助绝缘衬层18w1的一部分可以在第一布线线路Wa的下表面下方延伸。第一通路绝缘衬层21v1连接到第一布线绝缘衬层21w1。第一通路绝缘衬层21v1的一部分或第一布线绝缘衬层21w1的一部分可以在第一布线线路Wa的下表面下方延伸。第一连接气隙区Ac1设置在第一布线线路Wa的下表面下方，以连接第一通路气隙区Av1和第一布线气隙区Aw1。第三布线辅助绝缘衬层18wb和第三布线绝缘衬层21wb在第二布线线路Wb的下表面下方延伸。第二连接气隙区Ac2设置在第三布线辅助绝缘衬层18wb和第三布线绝缘衬层21wb之间。

图21是示出了根据示例实施例的制造图20的半导体器件的方法的截面图。将主要描述本实施例与图3至图9和图19的实施例之间的差别。

参考图21，在具有如图4所示的所得结构的半导体衬底1上顺序地共形地形成辅助绝缘衬垫层18a、牺牲间隔物层19a、以及绝缘衬垫层21a。在半导体衬底1上形成牺牲层22，以填充通路孔17h以及第一槽17g1和第二槽17g2。牺牲层22可以被形成为具有平坦顶表面。牺牲层22可以由相对于辅助绝缘衬垫层18a、牺牲间隔物层19a和绝缘衬垫层21a具有蚀刻选择性的材料形成。例如，牺牲层22可以由旋涂硬掩模(SOH)层或旋涂碳(SOC)层形成。掩模图案24可以形成在牺牲层22上。掩模图案24可以是例如光致抗蚀剂图案。掩模图案24包括与通路孔17h重叠的开口26。可以使用掩模图案24作为蚀刻掩模来图案化牺牲层22，使得开口26延伸到牺牲层22中，以暴露通路孔17h的下表面上的绝缘衬垫层21a。可以使用牺牲层22作为蚀刻掩模来顺序地图案化通过延伸开口26暴露的绝缘衬垫层21a、牺牲间隔物层19a和辅助绝缘衬垫层18a，以暴露下导电图案11。可以去除掩模图案24和牺牲层22以暴露绝缘衬垫层21a。此后，可以执行图7至图9中所示的相同的工艺。

可以通过上述各种方法在相邻的布线线路周围形成气隙区。由于气隙区具有低介电常数，因此相邻布线线路之间的寄生电容减小。因此，可以增加信号传输速度。

尽管已经参考本发明构思的示例实施例示出和描述了本发明构思，但是本领域普通技术人员将理解的是，可以在不脱离本发明构思的如所附权利要求阐明的精神和范围的情况下，对其进行形式和细节上的各种改变。