半导体封装件以及包括其的半导体器件的制作方法

技术领域

发明构思涉及半导体封装件，更具体地，涉及包括硅通孔(TSV)的半导体封装件。

背景技术：

随着电子工业的发展，电子器件正变得越来越小型化和轻量化。为了满足此趋势，需要小型、轻便、高性能、高密度和高可靠性的半导体封装件。在这方面，已经研究了包括硅通孔(TSV)的半导体芯片和包括该半导体芯片的半导体封装件。

技术实现要素：

根据发明构思，提供了一种半导体封装件，所述半导体封装件包括：下芯片，包括下芯片主体、竖直地延伸穿过下芯片主体的第一硅通孔(TSV)和位于下芯片主体的上表面上的垫，垫分别电连接到第一TSV；上芯片，位于下芯片上，上芯片包括上芯片主体和位于上芯片主体的下表面上的凸块，凸块分别直接键合到下芯片的垫中的对应的垫，并且凸块中的每个凸块包括柱和焊料层；以及粘合剂层，位于下芯片主体与上芯片主体之间。凸块的柱、第一TSV和垫中的每个具有在与下芯片主体的上表面垂直的方向上延伸的中心线。凸块的柱的中心线如在半导体封装件的平面图中所观看到的分别延伸穿过柱的几何中心，第一TSV的中心线分别延伸穿过第一TSV的轴向中心，垫的中心线如在半导体封装件的平面图中所观看到的分别竖直地延伸穿过垫的几何中心。凸块的柱的中心线分别与第一TSV的中心线对准。并且，在下芯片的外围区域中，凸块的柱的中心线从垫中的所述凸块所键合到的对应的垫的中心线偏移。

根据发明构思，还提供了一种半导体封装件，所述半导体封装件包括缓冲芯片和位于缓冲芯片上的第一存储器芯片。缓冲芯片可以包括位于其中的第一硅通孔(TSV)和位于其上表面上的第一垫。第一垫可以分别连接到第一TSV。第一存储器芯片可以包括在其下表面上的凸块。凸块可以键合到第一垫。凸块中的每个可以包括柱和焊料层。凸块的柱的第一中心线可以分别与第一TSV的第二中心线对准。在缓冲芯片的外围区域中，凸块的柱的第一中心线可以分别与第一垫的第三中心线未对准。第一中心线、第二中心线和第三中心线可以沿着与缓冲芯片的上表面垂直的竖直方向指向。

根据发明构思，还提供了一种半导体器件，所述半导体器件包括：印刷电路板(PCB)；中介层，安装在PCB上；高带宽(HBM)封装件，安装在中介层上；以及处理器芯片，安装在中介层上。处理器芯片可以与HBM封装件间隔开。HBM封装件包括缓冲芯片和位于缓冲芯片上的第一存储器芯片。缓冲芯片可以包括位于缓冲芯片中的第一硅通孔(TSV)以及位于缓冲芯片的上表面上的第一垫。第一垫可以分别连接到第一TSV。第一存储器芯片可以包括在其下表面上的第一凸块。第一凸块可以键合到第一垫。第一凸块中的每个可以包括柱和焊料层。第一凸块的柱的第一中心线可以分别与第一TSV的第二中心线对准。在缓冲芯片的外围区域中，第一凸块的柱的第一中心线可以分别与第一垫的第三中心线未对准。第一中心线、第二中心线和第三中心线可以沿着与缓冲芯片的上表面垂直的竖直方向指向。

根据发明构思，还提供了一种半导体器件，所述半导体器件包括：印刷电路板(PCB)；中介层，安装在PCB上，中介层包括中介层主体、竖直地延伸穿过中介层主体的通孔以及分别设置在通孔上并电连接到通孔的垫；高带宽(HBM)封装件，安装在中介层上并包括缓冲芯片和位于缓冲芯片上的存储器芯片，缓冲芯片包括缓冲芯片主体、电连接到存储器芯片并竖直地延伸穿过缓冲芯片主体的第一TSV以及位于缓冲芯片主体的下表面上的凸块，凸块分别电连接到第一TSV；处理器芯片，安装在中介层上，与HBM封装件横向间隔开，处理器芯片包括处理器芯片主体和位于处理器芯片主体的下表面上的凸块；以及粘合剂层，置于HBM封装件与中介层之间以及处理器芯片与中介层之间。缓冲芯片和处理器芯片的凸块分别与中介层的垫中的对应的垫键合，缓冲芯片和处理器芯片的凸块中的每个包括柱和焊料层。缓冲芯片和处理器芯片的凸块的柱和中介层的垫中的每个具有在与中介层主体的上表面垂直的方向上延伸的中心线。缓冲芯片和处理器芯片的凸块的柱的中心线如在半导体器件的平面图中所观看到的分别延伸穿过柱的几何中心。中介层的垫的中心线如在半导体器件的平面图中所观看到的分别竖直地延伸穿过中介层的垫的几何中心。此外，对于彼此键合的多个凸块中的每个凸块和垫中的对应的垫，在缓冲芯片与中介层之间的界面的外围区域中，缓冲芯片的凸块的柱的中心线从中介层的垫中的所述凸块所键合到的对应的垫的中心线偏移。并且，在处理器芯片与中介层之间的界面的外围区域中，处理器芯片的凸块的柱的中心线从中介层的垫中的所述凸块所键合到的对应的垫的中心线偏移。

根据发明构思，还提供了一种半导体封装件或器件，所述半导体封装件或器件包括：基底，具有基底主体、竖直地延伸穿过基底主体的通孔以及位于基底主体的上表面上的垫，垫分别设置在通孔上并电连接到通孔；芯片，包括位于基底上的集成电路，芯片包括芯片主体以及位于芯片主体的下表面上的凸块，凸块电连接到集成电路并分别直接键合到垫中的对应的垫，并且凸块中的每个包括柱和焊料层；以及粘合剂层，位于基底主体与芯片主体之间。凸块的柱和通孔中的每个具有在与基底主体的上表面垂直的方向上延伸的中心线。凸块的柱的中心线如在半导体封装件或器件的平面图中所观看到的分别延伸穿过柱的几何中心，通孔的中心线分别与通孔的轴向中心重合，凸块的柱的中心线分别与通孔的中心线对准。另外，对于基底的外围区域中的每个垫，垫的更靠近基底的外围边缘的一部分具有比垫的更靠近基底的中心区域的剩余部分的表面大的表面。这里，垫的所述一部分和垫的所述剩余部分沿着从基底的中心区域向基底的外围边缘延伸的向外的方向位于其上设置有垫的通孔的中心线的相对侧上，使得垫相对于其上设置有垫的通孔的中心线是不对称的。

附图说明

图1是根据发明构思的半导体封装件的示例的剖视图。

图2A和图2B是示出在通过热压键合(TCB)方法堆叠半导体芯片的工艺中产生的焊料带走现象的芯片堆叠件的剖视图。

图3是示出在通过TCB方法堆叠半导体芯片的工艺中非导电膜(NCF)的流动方向的概念图。

图4A是图1的半导体封装件的一部分的剖视图，示出了在将上芯片堆叠在下芯片上之前上芯片和下芯片的对准状态。

图4B是图1的半导体封装件的一部分的剖视图，示出了通过TCB方法将上芯片堆叠在下芯片上的状态。

图5是图4A的部分A的放大图，示出了上芯片的凸块和TSV以及下芯片的垫的对准状态。

图6和图7是根据示例的与图4A对应的半导体封装件的剖视图。

图8是根据发明构思的包括图1的半导体封装件的半导体器件的剖视图。

图9是图8的半导体器件中处理器芯片和半导体封装件堆叠在的中介层上的部分的放大图。

具体实施方式

现在将在下文中参照附图更充分地描述发明构思的各种示例。在整个附图中，同样的附图标记表示同样的元件，因此，这些元件可以在下面的具体实施方式中仅描述一次。

图1是根据发明构思的半导体封装件的示例的剖视图。

参照图1，半导体封装件100包括基体芯片110、芯片堆叠件120、粘合剂层130和包封剂140。

基体芯片110可以构成半导体封装件100的最下层。基体芯片110可以具有比芯片堆叠件120中的半导体芯片120-1至120-4中的每个的尺寸(即，占位面积)大的尺寸。在一些示例中，基体芯片110的尺寸与半导体芯片120-1至120-4中的每个的尺寸相同。

基体芯片110包括基底112、硅通孔(TSV)114、垫(pad，或称为“焊盘”)115、器件层116和凸块118。

基底112可以包括例如硅或锗的半导体材料。基底112可以包括例如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)的化合物半导体。基底112可以是绝缘体上硅(SOI)基底。例如，基底112可以包括掩埋氧化物(BOX)层。基底112可以包括例如掺杂杂质的阱或掺杂杂质的结构的导电区域。基底112可以包括例如浅沟槽隔离(STI)结构的各种隔离结构。

TSV 114可以从基底112的上表面延伸穿过基底112到其下表面。TSV 114可以延伸到器件层116中。每个TSV 114可以具有柱形状，并且包括阻挡层和被阻挡层围绕的掩埋导电层。阻挡层可以包括例如Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni和/或NiB。掩埋导电层可以包括例如Cu、Cu合金(例如，CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe或CuW)、W、W合金、Ru、Ni和/或Co。过孔绝缘层可以置于TSV 114与器件层116之间和/或TSV 114与基底112之间。过孔绝缘层可以包括例如氧化物、氮化物、碳、聚合物或其组合。

垫115可以设置在基底112的上表面上，以分别连接到TSV。每个垫115可以具有平坦的圆形板形状。在一些示例中，每个垫115具有椭圆形或多边形板形状。在一些示例中，每个垫115具有基本竖直的尺寸或高度，即，可以是柱状的。保护绝缘层(未示出)可以设置在基底112的上表面上，TSV 114可以延伸穿过保护绝缘层。因此，垫115可以设置在TSV 114和保护绝缘层上。每个垫115可以包括例如Al、Cu、Ni、W、Pt和/或Au。

在半导体封装件100中，至少一些垫115可以分别布置为与位于其下方的TSV 114中的对应的TSV 114未对准(或相对于所述对应的TSV 114移位)。为了将未对准的垫115连接到对应的TSV 114，每个未对准的垫115和每个对应的TSV 114可以彼此部分地叠置。例如，至少一些垫115的沿着第一方向(图中的与基底芯片110的上表面垂直的竖直方向y)指向的中心线可以分别从对应的TSV 114的沿着第一方向y指向的中心线移位(与所述对应的TSV 114的中心线未对准)。例如，设置在基体芯片110的外围区域中的垫115中的每个的中心线可以在向外的方向(例如，从基体芯片110的中心朝向其侧边缘的方向)上与每个对应的TSV 114的中心线间隔开。

当第一半导体芯片120-1通过凸块128堆叠在基体芯片110上时，凸块128的在第一方向y上的中心线可以分别与对应的TSV 114的在第一方向y上的中心线对准。因此，移位的垫115的中心线可以分别从对应的凸块128的中心线偏移。将参照图4A、4B以及图5至图7来详细描述每个垫115从每个TSV 114或每个凸块128横向偏移的情况。

器件层116可以根据芯片的种类包括各种类型的器件。器件层116可以包括有源器件和/或无源器件，例如，诸如平面FET或鳍式FET的场效应晶体管(FET)、诸如闪存、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、电可擦除可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)或电阻随机存取存储器(ReRAM)的存储器、诸如AND、OR或NOT门的逻辑门、系统大规模集成电路(LSI)、CMOS图像传感器或微机电系统(MEMS)。

基体芯片110可以在器件层116中包括多个逻辑器件。因此，基体芯片110可以是本领域中所称的逻辑芯片。设置在芯片堆叠件120下方的基体芯片110可以将从半导体芯片120-1至120-4输出的信号传输到外部器件，并且将电力或从外部器件输入的信号传输到半导体芯片120-1至120-4。因此，基体芯片110可以是本领域中所称的缓冲芯片或控制器芯片。芯片堆叠件120的半导体芯片120-1至120-4可以包括多个存储器器件。因此，半导体芯片120-1至120-4可以是存储器芯片或核心芯片。

在一些示例中，基体芯片110可以在器件层116中包括多个存储器器件。因此，基体芯片110可以是存储器芯片。

器件层116可以包括布线结构，该布线结构电连接至少两个器件、器件与基底112中的导电区域、或者器件与外部连接端子(例如，凸块118)。布线结构可以包括例如布线和/或接触件。布线结构可以电连接TSV 114和凸块118。

器件层116可以设置在TSV 114下方，但是发明构思不限于此。在一些示例中，器件层116设置在TSV 114上。例如，器件层116与TSV 114之间的位置关系可以是彼此相对的。

凸块118可以设置在基体芯片110的下表面上，并且通过器件层116的布线结构电连接到TSV 114。下垫(pad，或称为“焊盘”)(未示出)可以设置在基体芯片110的下表面上，凸块118可以分别设置在下垫上。每个凸块118可以包括柱(见图9的118p)和焊料层(见图9的118s)。

柱(见图9的118p)可以具有圆柱形状并且包括例如Ni、Cu、Pd、Pt、Au或其组合。在一些示例中，扩散阻挡层和/或键合层可以设置在柱(见图9的118p)与焊料层(见图9的118s)之间。扩散阻挡层可以包括例如Ni、Co、Cu或其组合。键合层可以包括例如Ni、Cu、Co、Pt、Au或其组合。

焊料层(见图9的118s)可以设置在柱(见图9的118p)上，并且具有球面的或球的形状。焊料层(见图9的118s)可以包括例如Sn、In、Bi、Sb、Cu、Ag、Zn、Pb或其组合。例如，焊料层(见图9的118s)可以包括Sn、Pb、Sn-Pb、Sn-Ag、Sn-Au、Sn-Cu、Sn-Bi、Sn-Zn、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Ag-Zn、Sn-Cu-Bi、Sn-Cu-Zn或Sn-Bi-Zn。在一些示例中，中间层设置在焊料层(见图9的118s)与柱(见图9的118p)之间的接触界面处。中间层可以包括金属间化合物，该金属间化合物通过焊料层(见图9的118s)与柱(见图9的118p)的金属材料之间在相对高的温度下的反应来形成。

芯片堆叠件120可以堆叠在基体芯片110上，并且包括至少一个半导体芯片。芯片堆叠件120可以包括四个半导体芯片，即，第一半导体芯片120-1、第二半导体芯片120-2、第三半导体芯片120-3和第四半导体芯片120-4。然而，芯片堆叠件120中的半导体芯片不限于任何特定数量的芯片。例如，芯片堆叠件120可以包括两个至三十二个半导体芯片。

芯片堆叠件120中的半导体芯片120-1至120-4可以均具有与基体芯片110的结构相似的结构。例如，第一半导体芯片120-1可以包括基底主体122、TSV 124、垫125和凸块128。基底主体122可以包括基底和器件层。TSV 124可以延伸穿过基底主体122。例如，第一半导体芯片120-1可以包括单元区域和垫(pad，或称为“焊盘”)区域。在这种情况下，TSV 124可以设置在垫区域中并且延伸穿过基底主体122。

第一半导体芯片120-1的器件层可以包括多个存储器器件。例如，器件层可以包括诸如DRAM或SRAM的易失性存储器器件或者诸如PRAM、MRAM、FeRAM或ReRAM的非易失性存储器器件。半导体芯片120-1至120-4中的每个可以是包括DRAM器件的高带宽存储器(HBM)芯片。因此，半导体封装件100可以是HBM封装件。

TSV 124和垫125可以与基体芯片110的TSV 114和垫115相似。凸块128可以与凸块118相似。垫125与凸块128或TSV 124之间的偏移可以和上面描述的垫115与凸块118或TSV 114之间的偏移相同。设置在芯片堆叠件120的最上层处的第四半导体芯片120-4可以不包括TSV和垫。

粘合剂层130可以置于基体芯片110与第一半导体芯片120-1之间以及半导体芯片120-1至120-4中的相邻的半导体芯片之间，并且围绕凸块128的侧壁。粘合剂层130可以从半导体芯片120-1至120-4的侧壁向外突出。粘合剂层130可以包括例如非导电膜(NCF)。当在堆叠半导体芯片的工艺中通过热压键合(TCB)方法来键合半导体芯片时，NCF可以用作粘合剂。在这种情况下，NCF会流动，因此，会使每个凸块128的焊料层被带走。将参照图2A、图2B和图3详细地描述由NCF的流动性引起的焊料带走现象(solder sweeping phenomenon)。

包封剂140可以覆盖芯片堆叠件120的侧壁和粘合剂层130的侧壁。包封剂140可以具有预定的厚度并且覆盖第四半导体芯片120-4的上表面。在一些示例中，包封剂140不覆盖第四半导体芯片120-4的上表面，使得第四半导体芯片120-4的上表面暴露。包封剂140可以包括环氧树脂模塑化合物(EMC)，但不限于此。

在根据示例性示例的半导体封装件100中，垫115和125中的至少一些的中心线可以分别从对应的TSV 114和124的中心线偏移。位于基体芯片110或半导体芯片120-1至120-4的外围区域中的垫115和125的中心线可以在向外的方向(例如，从基体芯片110或半导体芯片120-1至120-4的中的每个的中心朝向其侧边缘的方向)上分别与对应的TSV 114和124或对应的凸块128的中心线未对准(或从所述对应的TSV 114和124或所述对应的凸块128的中心线偏移)。因此，当通过TCB方法堆叠半导体芯片时，尽管NCF具有流动性并由此引起的焊料带走，但是可以牢固地保持垫115和125中的每个与每个凸块128之间的键合，使得可以防止或减少短路和接触故障。因此，可以改善半导体封装件100的可靠性。

图2A和图2B示出了在通过热压键合(TCB)方法堆叠半导体芯片的工艺中产生的焊料带走现象。图2A示出了在堆叠半导体芯片的工艺之前上芯片和下芯片的对准状态。图2B示出了通过TCB方法已经将上芯片堆叠在下芯片上的状态。图3是示出在通过TCB方法堆叠半导体芯片的工艺中非导电膜(NCF)的流动方向的概念图。将不再详细描述或将仅简要提及如参照图1描述的元件。

参照图2A、图2B和图3，在下芯片10中，垫15的中心线可以分别与TSV 14的中心线对准。例如，中心线C.CL可以沿第一方向y穿过垫15中的中心垫的中心和对应的TSV 14的中心。中心线O.CL也可以沿第一方向y穿过垫15中的外围垫的中心和对应的TSV 14的中心。在下芯片10的情况下，示出了基底主体12，但是未示出基底主体12下方的凸块。基底主体12可以包括基底和器件层。

在上芯片20中，垫25的中心线可以分别与TSV 24的中心线对准。凸块28的中心线可以分别与TSV 24的中心线对准。在上芯片20中，基底主体22可以包括基底和器件层。每个凸块28可以包括柱28p和焊料层28s。粘合剂层30可以设置在上芯片20的下表面上以覆盖凸块28的侧壁。在一些示例中，粘合剂层30覆盖凸块28的下表面和侧壁。粘合剂层30可以是例如NCF。

下芯片10的垫15和TSV 14以及上芯片20的垫25和TSV 24可以以同样的第一节距Pi1来布置。例如，在任何一个垫15的中心线和与其相邻的另一垫15之间在第二方向x上的距离在下芯片10的中心区域和外围区域处可以是相同的。例如，如由图2A中的S1所指示的，下芯片10的中心区域中的垫15的中心线C.CL和与其相邻的另一垫15之间在第二方向x上的第一距离S1可以与下芯片10的外围区域中的垫15的中心线O.CL和与其相邻的另一垫15之间在第二方向x上的距离相同。垫15和25中的每个在第二方向x上的宽度可以与垫15和25的节距的一半对应，但是不限于此。即，垫15和25中的每个在第二方向x上的宽度可以大于或小于垫15和25的节距的一半。第二方向x是与下芯片10的上表面平行并与第一方向y垂直的水平方向。

当通过TCB方法将上芯片20堆叠在下芯片10上时，上芯片20的凸块28中的每个和下芯片10的垫15中的每个可以彼此竖直对准。即，下芯片10的TSV 14的中心线可以分别与上芯片20的凸块28的中心线对准。然而，凸块28的焊料层28s的相对位置因其流动性而不固定。因此，凸块28中的每个的中心线在这里被定义为柱28p的中心线。

可以执行TCB方法以在预定的压力和高温(例如，200℃至300℃)下将上芯片20键合到下芯片10，使得上芯片20的凸块28可以键合到下芯片10的垫15。在使用这种TCB方法的键合工艺期间，粘合剂层30和焊料层28s可以熔化以具有流动性。如图3中的箭头所示，在使用TCB方法的键合工艺中，粘合剂层30可以在径向方向上从下芯片10或上芯片20的中心C.C朝向其周边或边缘流动。此外，由于焊料层28s具有流动性，因此，会发生焊料带走现象，其中，粘合剂层30的流动导致焊料层28s流向下芯片10或上芯片20的周边或外侧边缘。

如果在没有粘合剂层30的情况下执行使用TCB方法的键合工艺，则焊料层28s将倾向于仅围绕对应的垫15对称地流动，即，不发生焊料带走现象。然而，如果在没有粘合剂层30的情况下执行使用TCB方法的键合工艺，则下芯片10与上芯片20之间的键合力将非常弱，以致下芯片10和上芯片20可能会由于半导体封装件的翘曲而彼此分离。因此，半导体封装件将是不可靠的。因此，通常在上芯片20与下芯片10之间设置诸如NCF的粘合剂层30。然而，如上所述，在通过TCB方法的键合工艺中，会由于粘合剂层30的流动性而导致焊料带走现象，并且TCB方法会引起焊料带走现象，所述焊料带走现象可能是短路或接触故障的原因。

如图2B中所示，在使用TCB方法的键合工艺中，焊料带走现象在上芯片20或下芯片10的外围区域中加重。即，相对大量的焊料层28s在上芯片20或下芯片10的外围区域中流动，因此，如图2B中以虚线圆圈示出的区域中的相邻的焊料层28s之间发生短路S.S。在由于焊料带走现象导致过量的焊料层28s溢出垫的情况下，不足量的焊料层28s会保留在对应的垫15上，从而发生接触故障。

图4A是图1的半导体封装件的一部分的剖视图，示出了在将上芯片堆叠在下芯片上之前上芯片和下芯片的对准状态。图4B是图1的半导体封装件的一部分的剖视图，示出了通过TCB方法将上芯片堆叠在下芯片上的状态。

参照图4A和图4B，下芯片110或120d可以是图1的半导体封装件100的基体芯片110或图1的半导体封装件100的第一半导体芯片120-1至第三半导体芯片120-3中的任何一个。为了清楚起见，附图中未示出下芯片110或120d中的凸块。基底主体112或122可以包括基底和器件层。

上芯片120u可以是图1的半导体封装件100的第一半导体芯片120-1至第四半导体芯片120-4中的任何一个。如果上芯片120u是第四半导体芯片120-4，则上芯片120u可以不包括TSV 124和垫125。凸块128可以设置在上芯片120u的下表面上。每个凸块128可以包括柱128p和焊料层128s。粘合剂层130可以设置在上芯片120u的下表面上。粘合剂层130可以覆盖凸块128。

除了位于下芯片110或120d或者上芯片120u的中心处的垫115或125之外，垫115或125可以相对于对应的TSV 114或124在向外的方向(例如，从下芯片110或120d或者上芯片120u的中心朝向其侧边缘的方向)上偏移。相反，位于下芯片110或120d的中心处的垫115或125相对于对应的TSV 114或124对称地设置。因此，位于下芯片110或120d的中心处的TSV 114或124、对应的垫115或125以及上芯片120u的对应的凸块128可以具有同一中心线C.CL。然而，下芯片110或120d的外围区域中的每个垫115或125可以相对于对应的TSV 114或124的中心线O.CL在向外的方向上偏移。在下芯片110或120d的外围区域中的TSV 114或124可以与上芯片120u的对应的凸块128竖直地对准，即，所述TSV 114或124可以与上芯片120u的对应的凸块128具有同一中心线O.CL。

由于下芯片110或120d的外围区域中的垫115或125被布置为相对于中心线O.CL在向外的方向上移位，所以与垫115或125对应的凸块128可以在向外的方向上与相邻的垫115或125间隔得远。更具体地，如参照图2A所描述的，在下芯片10的外围区域中，凸块28的中心线O.CL和与其相邻的垫15的近端之间的距离表示为第一距离S1。然而，如图4A所示，在下芯片110或120d的外围区域中，凸块128的中心线O.CL和在向外的方向上与其相邻的垫115或125的近端之间的距离是大于第一距离S1的第二距离S2。这种差异是由于除了中心垫115或125之外的垫115或125在向外的方向上移位设置而凸块128和TSV 114或124在中心区域和外围区域中以相同的节距设置的事实引起的。第一距离S1与第二距离S2之间的差可以与垫115或125的中心线从对应的TSV 114或124的中心线在向外的方向上移位的程度对应。

在根据发明构思的半导体封装件100的示例中，凸块128和TSV 114或124可以在整个区域以同样的第二节距Pi2布置。第二节距Pi2可以基本上等于图2A的第一节距Pi1。中心区域中的相邻的垫115或125的中心线之间的距离可以与外围区域中的相邻的垫115或125的中心线之间的距离不同。例如，中心垫115或125的中心线与相邻的垫115或125的中心线之间的距离可以大于外围区域中的相邻的垫115或125的中心线之间的距离。因此，由于垫115或125中的相邻的垫之间的距离是不同的，所以垫115或125可以不具有设定的节距。然而，当与图2A中示出的布置相比时，因为垫115和125具有上述的移位，所以除了中心垫115或125之外，非中心垫115或125的垫115或125可以具有第二节距Pi2。

垫115或125中的每个的宽度可以对应于TSV 114或124的节距的一半(例如，第二节距Pi2的一半)，但是发明构思不限于此。

当通过TCB方法将上芯片120u堆叠在具有上述垫布置结构的下芯片110或120d上时，粘合剂层130(例如NCF)会流动，因此，焊料层128s会被带走。然而，因为下芯片110或120d的垫115或125在向外的方向上具有上述偏移，所以由于焊料带走现象而在向外的方向上流动的焊料层128s可以充分地容纳在垫115或125上。此外，垫115或125上的焊料层128s的润湿力可以作为相对于焊料带走的反向力，从而抑制焊料带走现象。因此，可以减少或防止垫115或125与凸块128之间的接触故障。此外，与如图2A中示出的垫15布置为与TSV 14对准的结构相比，因为外围垫115或125的端部与相邻凸块128的中心线间隔得相对远，所以可以防止相邻的焊料层128s之间的短路。此外，在向外的方向上彼此相邻的垫115或125与凸块128之间的距离的相对增加可以使得TSV 114或124或者垫115或125的节距减小。

图5是图4A的部分A的放大图，示出了上芯片的凸块以及下芯片的TSV和垫的对准状态。

参照图5，附图标记CL1表示上芯片120u的TSV 124和凸块128的中心线。附图标记CL2表示下芯片110或120d的TSV 114或124的中心线。附图标记CL3表示下芯片110或120d的垫115或125的中心线。中心线沿第一方向y延伸。此外，附图标记“b”表示凸块128在第二方向x上的宽度(例如，柱128p的宽度)，附图标记“b'”表示垫115或125在第二方向x上的宽度，附图标记“a”表示CL2与CL3之间的距离。

对于下芯片110或120d的(基底主体112或122的)外围区域中的每个垫115或125，垫115或125的更靠近外围区域的一部分具有比垫的更靠近下芯片110或120d的(基底主体112或122的)中心区域的剩余部分的表面区域大的表面区域。这里，垫115或125的所述一部分以及垫115或125的所述剩余部分沿着从中心区域向外围边缘延伸的向外的方向(图中的“x”方向)位于其上设置有垫115或125的TSV 114或124的中心线CL2的相对侧上，使得垫115或125相对于其上设置有垫115或125的TSV的中心线CL2不对称。

凸块128和垫115或125可以具有圆形的水平剖面。在这种情况下，尺寸b和b'指的是直径。在其它示例中，凸块128和垫115或125具有矩形、椭圆形或多边形的水平剖面。因此，如在平面图中所观看到的，凸块128(柱128p)的中心线CL1和垫115或125的中心线CL3分别穿过凸块128(柱128p)和垫115或125的几何中心。在半导体封装件100中，尺寸b和b'可以基本彼此相等。在其它示例中，尺寸b可以大于b'，或者尺寸b'可以大于b。

在半导体封装件100中，垫115或125的未对准量(或移位程度)(MA)可以与中心线CL2和中心线CL3之间的距离成比例。垫115或125的MA可以由下面的等式(1)来表示：

MA＝a/b................................................(1)。

在半导体封装件100中，垫115或125的MA可以高达50％。在通过TCB方法堆叠上芯片120u的工艺中，垫115或125的MA可以设定为小于或等于50％，以减少或防止接触故障。如果垫115或125的MA超过50％，则凸块128的焊料层128s与垫115或125之间的重叠区域将是极小的，使得焊料层128s将在堆叠工艺开始时主要接触基底主体112或122而不是垫115或125。因此，通过焊料带走，大量的焊料层128s将留在基底主体112或122上，少量的焊料层128s将留在垫115或125上。

参照图4A和图4B，除了下芯片110或120d的中心区域中的中心垫115或125之外，大多数垫115或125的MA可以基本相同。然而，发明构思不限于垫115或125的MA基本相同。例如，设置在下芯片110或120d上的垫115或125的MA可以变化。在下文中，参照图6和图7来描述垫115或125的MA可以如何变化的示例。

图6和图7示出了根据发明构思的半导体封装件的示例。将不再详细描述或仅简要提及如参照图1至图5描述的相同的元件。

参照示出了根据发明构思的半导体封装件100a的预堆叠的状态的图6，此示例与图4A的半导体封装件的不同之处在于下芯片110a或120da的外围区域中的垫115或125的MA。例如，在半导体封装件100a中，垫115或125的MA在下芯片110a或120da的中心区域中可以是0％，并且沿向外的方向(例如，从下芯片110a或120da的中心朝向其侧边缘的方向)增大。例如，在下芯片110a或120da和上芯片120ua的中心区域中，TSV 114或124、垫115或125以及凸块128可以具有基本相同的中心线C.CL。换句话说，在下芯片110a或120da的中心区域中，垫115或125可以与对应的TSV 114或124竖直地对准。

在从中心垫115或125的向外的方向上的第一位置P1处的垫115或125的MA可以是10％。在从中心垫115或125的向外的方向上的第二位置P2处的垫115或125的MA可以是20％。在从中心垫115或125的向外的方向上的第三位置P3处的垫115或125的MA可以是30％。在从中心垫115或125的向外的方向上第四位置P4处的垫115或125的MA可以是40％。然而，垫115或125的MA不限于这样的量并相对增大。此外，垫115或125的MA和/或垫115或125的MA的增大可以相对于下芯片110a或120da的中心垫115或125具有例如点对称或线对称的对称性。

随着垫115或125的MA变化，凸块128和与其相邻的垫115或125之间的距离可以在向外的方向上增大。例如，中心区域中的中心凸块128的中心线C.CL与第一位置P1处的垫115或125的端部之间的距离可以是第一距离S21，与中心凸块128相邻的第一凸块B1的中心线O.CL1和与其相邻的第二位置P2处的垫115或125的端部之间的距离可以是第二距离S22，第二凸块B2的中心线O.CL2和与其相邻的第三位置P3处的垫115或125的端部之间的距离可以是第三距离S23，第三凸块B3的中心线O.CL3和与其相邻的第四位置P4处的垫115或125的端部之间的距离可以是第四距离S24，并且第一距离S21、第二距离S22、第三距离S23和第四距离S24按上述顺序增大。

在通过TCB方法堆叠上芯片120ua的工艺中，粘合剂层130的流动性和焊料带走会沿向外的方向增大。因此，可以根据半导体封装件100a中的粘合剂层130的流动性的大小来设定和改变垫115或125的MA。例如，为了适当地应对焊料被带走的量，焊料带走发生较少的靠近中心区域的垫115或125的MA可以相对小，并且与中心区域距离较远的垫115或125的MA可以相对大。通过以这种方式适当地指定垫115或125的MA，垫115或125可以容纳由于焊料带走而流动的焊料层128s，因此，可以优化凸块128与垫115或125之间的键合，以使它们之间的键合力最大化。

在半导体封装件100a中，TSV 114或124和凸块128可以具有第二节距Pi2。每个垫115或125的宽度可以对应于TSV 114或124的节距的一半，但是不限于此。由于垫115或125的MA变化，因此垫115或125可以不具有设定的节距。

参照图7，根据发明构思的半导体封装件100b的示例与图6的半导体封装件100a相似之处在于下芯片110b或120db的外围区域中的垫115或125的MA彼此不同。在该示例中，多组垫115或125的MA可以彼此不同。

例如，下芯片110b或120db的中心区域中的第一组G1中的每个垫115或125以及每个对应的TSV 114或124可以在第一方向y上彼此对准，并且具有相同的中心线C.CL。因此，每个垫115或125的MA可以是0％。

与第一组G1相邻的第二组G2中的垫115或125可以分别布置为相对于对应的TSV 114或124在向外的方向(例如，从下芯片110b或120db的中心朝向其侧边缘的方向)上略微偏移。例如，第二组G2中的每个垫115或125的MA可以是10％至20％，但不限于此。

与第二组G2中的垫115或125相对于它们对应的TSV 114或124相比，与第二组G2相邻的第三组G3中的垫115或125可以相对于对应的TSV 114或124在向外的方向上更多地偏移。例如，第三组G3中的每个垫115或125的MA可以是30％至50％，但不限于此。

由于垫115或125以上述方式成组布置，所以上芯片120ub的凸块128和在向外的方向上与其相邻的垫115或125之间的距离可以在组与组之间不同。例如，在第一组G1中，凸块128的中心线C.CL和在向外的方向上与其相邻的垫115或125的端部之间的距离可以是第一距离S1。在第二组G2中，凸块128的中心线G.CL1和在向外的方向上与其相邻的垫115或125的端部之间的距离可以是第一组距离SG1。在第三组G3中，凸块128的中心线G.CL2和在向外的方向上与其相邻的垫115或125的端部之间的距离可以是第二组距离SG2。第一距离S1、第一组距离SG1和第二组距离SG2可以按上述顺序增大。

在半导体封装件100b中，TSV 114或124和凸块128可以在任何区域中具有相同的第二节距Pi2。每个垫115或125的宽度可以与TSV 114或124的节距的一半(例如，第二节距Pi2的一半)对应。由于垫115或125的MA在组与组之间不同，所以垫115或125可以不具有设定的节距。

垫115或125可以分为三组G1、G2和G3，但是发明构思不限于此。例如，垫115或125可以分为两组或四组或更多组。垫115或125的MA可以在组间以不同的方式变化。

图8是根据发明构思的半导体封装件的示例的剖视图。将不再描述或将仅简要提及如参照图1至图7描述的相同的元件。

参照图8，根据发明构思的半导体器件1000包括半导体封装件100、中介层200、处理器芯片300、外部包封剂400和封装基底500。

半导体封装件100可以具有如参照图1描述的相同的结构。因此，在半导体封装件100中，基体芯片110和半导体芯片120-1至120-3中的至少一些垫115或125可以分别从对应的TSV 114或124或者对应的凸块128的中心线偏移。例如，基体芯片110或半导体芯片120-1至120-3的外围区域中的垫115或125可以分别相对于对应的TSV 114或124或者对应的凸块128在向外的方向上移位。

在半导体器件1000中，半导体封装件100不限于图1的半导体封装件100。例如，包括如图6和图7中示出的垫结构的半导体封装件100a和100b可以被半导体器件1000采用。半导体器件1000中的半导体封装件100可以是例如HBM封装件。

中介层200包括基底210、通孔电极220、垫230、布线层240和凸块250。半导体封装件100和处理器芯片300可以安装在堆叠在封装基底500上的中介层200上。中介层200可以将半导体封装件100和处理器芯片300电连接到封装基底500。

基底210可以包括硅基底、有机基底、塑料基底或玻璃基底，但不限于此。在基底210是硅基底的情况下，中介层200是硅中介层。在基底210是有机基底的情况下，中介层是面板中介层。

通孔电极220可以从基底210的上表面穿过基底210延伸到其下表面。通孔电极220可以延伸到布线层240中。在基底210是硅基底的情况下，每个通孔电极220是硅通孔(TSV)。通孔电极220可以与图1中所示的TSV 114相同。在一些示例中，中介层200可以仅包括布线层240而没有通孔电极。

垫230可以设置在基底210的上表面上，以分别连接到通孔电极220。半导体封装件100和处理器芯片300可以通过凸块118和310堆叠在垫230上。至少一些垫230的中心线可以分别从通孔电极220的中心线偏移。例如，半导体封装件100或处理器芯片300的外围区域中的垫230可以被布置为相对于对应的通孔电极220在向外的方向上移位。垫230可以包括与图1的半导体封装件100的垫115的材料相同的材料。

布线层240可以具有单层或多层布线结构。通孔电极220可以部分地延伸穿过布线层240，并且电连接到布线层240的布线。当布线层240由两层形成时，不同层处的布线可以通过竖直接触件来彼此连接。

中介层200可以用于在封装基底500与半导体封装件100之间或封装基底500与处理器芯片300之间转换或传输输入电信号。中介层200不包括有源器件或无源器件。在中介层200中，布线层240可以设置在通孔电极220下方。在一些示例中，布线层240可以设置在通孔电极220上方。

凸块250可以设置在中介层200的下表面上，并且连接到布线层240的布线。当中介层200堆叠在封装基底500(诸如印刷电路板(PCB))上时，可以使用凸块250。中介层200的凸块250可以通过布线层240的布线和通孔电极220连接到垫230。用于电源或接地的垫230可以一起连接到凸块250中的一个。因此，垫230的数量可以大于凸块250的数量。

处理器芯片300可以是GPU、CPU和/或SOC芯片。半导体器件1000可以根据处理器芯片的类型被分类为服务器半导体器件或移动应用半导体器件。

外部包封剂400可以包括例如EMC。在一些示例中，外部包封剂400与半导体封装件100的包封剂140一起形成。外部包封剂400可以覆盖半导体封装件100和处理器芯片300的侧壁和上表面。在一些示例中，外部包封剂400覆盖处理器芯片300的上表面，但不覆盖半导体封装件100的上表面。

外部连接端子510(诸如焊球)可以设置在封装基底500下方。因此，半导体器件1000可以通过外部连接端子510安装在另一外部板上。

可以认为半导体器件1000具有2.5D封装结构。2.5D封装结构表示与所有半导体芯片彼此堆叠且没有中介层的3D封装结构的布置不同。因此，根据发明构思的半导体器件1000可以是具有2.5D封装结构的系统级封装(SIP)。

图9是分别在图8的半导体器件中的处理器芯片与中介层之间的界面以及半导体封装件与中介层之间的界面的部分C和B的放大图。

参照图8和图9，在半导体器件1000中，中介层200可以包括与半导体封装件100的TSV 114或124相似的通孔电极220。半导体封装件100和处理器芯片300可以通过TCB方法使用凸块118和310以及粘合剂层150和320堆叠在中介层200上。此时，在中介层200上会发生焊料带走现象。为了有效地应对焊料带走现象，中介层200的一些垫230可以布置为与对应的通孔电极220未对准(或相对于对应的通孔电极220移位)。在基体芯片110的下表面上的每个凸块118可以包括柱118p和焊料层118s。处理器芯片300的下表面上的每个凸块310可以包括柱310p和焊料层310s。

更具体地，如图8中所示，部分B包括半导体封装件100的中心区域和右外围区域，部分C包括处理器芯片300的中心区域和左外围区域。在半导体封装件100安装在中介层200上的部分B中，外围区域中的垫230可以布置为相对于通孔电极220的中心线B.CL2和B.CL3向右移位。垫230的MA可以沿右向外方向增大。例如，与中介层200的对应于半导体封装件100的中心区域的区域中的通孔电极220的中心线B.CL1相交的垫230的MA可以基本上为0％。与右第一通孔电极220的中心线B.CL2相交的垫230的MA可以是10％至20％。与右第二通孔电极220的中心线B.CL3相交的垫230的MA可以是30％至50％。然而，垫230的MA不限于这些值。

此外，在处理器芯片300安装在中介层200上的部分C中，外围区域中的垫230可以布置为相对于通孔电极220的中心线P.CL2和P.CL3向左移位。垫230的MA可以沿左向外的方向增大。例如，与中介层200的对应于处理器芯片300的中心区域的区域中的通孔电极220的中心线P.CL1相交的垫230的MA可以基本上为0％。与左第一通孔电极220的中心线P.CL2相交的垫230的MA可以是10％至20％。与左第二通孔电极220的中心线P.CL3相交的垫230的MA可以是30％至50％。然而，垫230的MA不限于这些值。

与如上面参照图4A至图7描述的半导体封装件相似，在半导体器件1000中，中介层200的垫230可以被布置为在半导体封装件100和/或处理器芯片300的向外的方向上移位。因此，当半导体封装件100和/或处理器芯片300堆叠在中介层200上时，尽管NCF的流动性并由此引起的焊料带走，但是凸块118和310与垫230可以牢固地键合，从而可以防止短路或接触故障，或者可以使短路或接触故障最小化。因此，可以提高半导体器件1000的可靠性。

发明构思可以应用于所有类型的半导体器件，在所述半导体器件中，存在延伸穿过基底的诸如TSV的通孔电极，垫设置在通孔电极上，并且芯片或封装件通过TCB方法使用包括焊料层和流体粘合剂层(诸如NCF)的凸块来堆叠。

尽管已经参照本发明构思的示例示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离如由权利要求阐述的本发明构思的精神和范围的情况下，可以对这些示例做出形式和细节上的各种改变。