半导体器件及其制造方法与流程

相关申请的交叉引用

本申请要求2018年5月8日提交的韩国专利申请no.10-2018-0052482的优先权，该韩国申请的全部公开内容以引用的方式合并于本申请中。

本公开涉及半导体器件及其制造方法，更具体地，涉及包括fd-soi(全耗尽绝缘体上硅)的半导体器件及其制造方法。

背景技术：

当前，半导体元件已经在朝着能够在低电压下高速操作的方向上发展，并且这些半导体元件的制造工艺已经朝着提高集成度的方向上发展。因此，高度微缩(highly-scaled)、高度集成的半导体元件的图案可以以具有精细宽度的精细间距彼此隔开。

已经开发了fd-soi(全耗尽绝缘体上硅)工艺，其中在半导体元件的小型化工艺期间在衬底上形成掩埋绝缘层并且在掩掩埋绝缘层上形成沟槽和晶体管。fd-soi工艺具有通过完全耗尽晶体管下部的沟槽来减小寄生电容和漏电流的效果。

技术实现要素：

本发明构思的一个方面提供了一种面积效率增加的具有fd-soi结构的半导体器件。

本发明构思的另一方面提供了一种制造面积效率增加的具有fd-soi结构的半导体器件的方法。

根据本发明构思的一些方面，一种半导体器件包括：衬底；第一导电类型的第一阱区和第二导电类型的第二阱区，所述第一阱区和所述第二阱区在所述衬底中彼此水平相邻地形成；掩埋绝缘层，所述掩埋绝缘层形成在所述第一阱区和所述第二阱区上；所述掩埋绝缘层上的第一半导体层和所述第二半导体层，所述第一半导体层形成为与所述第一阱区垂直交叠，而所述第二半导体层形成为与所述第二阱区垂直交叠；第一隔离层，所述第一隔离层形成在所述掩埋绝缘层上的所述第一半导体层和所述第二半导体层之间；以及导电层，所述导电层形成在所述第一半导体层和所述第二半导体层上以在所述第一半导体层和所述第二半导体层上延伸。

根据可以包括前述方面的本发明构思的一些方面，一种半导体器件包括：衬底；衬底；第一导电类型的第一阱区和第二导电类型的第二阱区，所述第一阱区和所述第二阱区在所述衬底中彼此水平相邻地形成；掩埋绝缘层，所述掩埋绝缘层形成在所述第一阱区和所述第二阱区上；所述掩埋绝缘层上的第一半导体层和第二半导体层，所述第一半导体层形成为与所述第一阱区垂直交叠，所述第二半导体层形成为与所述第二阱区垂直交叠，所述第一半导体层和所述第二半导体层沿第一方向依次彼此相邻地设置；栅极结构，所述栅极结构在所述第一半导体层和所述第二半导体层上沿所述第一方向延伸；第一隔离层，当从俯视图观察时，所述第一隔离层包括形成在所述栅极结构的第一侧的至少一部分，所述第一隔离层将所述第一半导体层和所述第二半导体层彼此分隔；以及导电层，所述导电层在所述第一半导体层和所述第二半导体层上延伸，并形成在所述栅极结构的第二相对侧上。

根据可以包括前述方面的本发明构思的一些方面，提出了一种制造半导体器件的方法，所述方法包括：在衬底中形成彼此水平相邻的第一导电类型的第一阱区和第二导电类型的第二阱区；在所述第一阱区和所述第二阱区上形成掩埋绝缘层；在所述掩埋绝缘层上形成第一半导体层和第二半导体层，所述第一半导体层与所述第一阱区垂直交叠，而所述第二半导体层与所述第二阱区垂直交叠；在所述第一半导体层与所述第二半导体层之间形成沟槽，填充所述沟槽以形成第一隔离层，所述第一隔离层至少在部分上分隔所述第一半导体层和所述第二半导体层；以及在所述第一半导体层和所述第二半导体层上形成导电层以在所述第一半导体层和所述第二半导体层上延伸。

本发明构思的各方面不限于上述那些方面，并且本领域的技术人员从以下描述中可以清楚地理解未提及的其他方面。

附图说明

通过参照附图详细描述本发明构思的示例性实施例，本发明构思的上述和其他方面和特征将变得更加明显，其中：

图1是根据本发明构思的一些实施例的半导体器件的电路图；

图2是用于解释根据本发明构思的一些实施例的半导体器件的概念性平面图；

图3是沿图2的线a-a'截取的截面图；

图4是沿图2的线b-b'截取的截面图；

图5是沿图2的线c-c'截取的截面图；

图6是沿图2的线d-d'截取的截面图；以及

图7至图11b是用于解释根据本发明构思的一些实施例的制造半导体器件的方法的中间步骤图。

具体实施方式

图1是示出根据本发明构思的一些实施例的半导体器件的电路图。如本文所述的半导体器件可以是由晶片形成的半导体芯片，并且可以包括形成在形成半导体芯片的裸片上的集成电路。半导体芯片可以是例如存储器芯片或逻辑芯片。术语“半导体器件”还可以指的是半导体封装件，其由封装衬底上的一个或更多个半导体芯片形成并且被模制层覆盖。

参照图1，根据本发明构思的一些实施例的半导体器件可以包括反相器电路inv。

具体地，反相器电路inv使提供给输入端子in的输入信号反相，并将反相后的信号提供给输出端子out。反相器电路inv可以具有包括pmos晶体管p1和nmos晶体管n1的cmos(互补金属氧化物半导体)结构。

pmos晶体管p1的源极端子可以连接到电源电压vdd端子，并且pmos晶体管p1的漏极端子可以连接到输出端子out和nmos晶体管n1的漏极端子。而且，nmos晶体管n1的源极端子可以连接到接地电压(gnd)端子。

以下将参照图2至图6描述根据本发明构思的一些实施例的半导体器件。

图2是用于解释根据本发明构思的一些实施例的半导体器件的概念性平面图，而图3至图6是沿图2的线a-a'、b-b'、c-c'以及d-d'截取的截面图。

参照图2至图6，根据本发明构思的一些实施例的半导体器件可以包括衬底100、第一阱区110、第二阱区120、掩埋绝缘层130、第一半导体层140、第二半导体层150、第一元件隔离层170以及栅极结构200等。

根据本发明构思的一些实施例的半导体器件可以形成在衬底100的有源区act中。

衬底100可以包括但不限于基础衬底，以及在基础衬底上生长的外延层。衬底100可以仅包括外延层而不包括基础衬底。衬底100可以包括硅衬底、硅锗衬底等，这里将以硅衬底为例进行描述。

如图3至图6所示，衬底100可以是soi(绝缘体上硅)衬底，其具有形成在硅衬底上的绝缘层。例如，衬底100内的第一阱区110和第一半导体层140可以被掩埋绝缘层130分隔。在本发明构思的一些实施例中，可以通过将包括第一半导体层140的晶片接合到形成在第一阱区110上的掩埋绝缘层130的上表面来形成衬底100，但是不限于此。以这种方式，soi衬底包括衬底100、第一阱区110和第二阱区120、掩埋绝缘层130、第一半导体层140和第二半导体层150。

第一阱区110和第二阱区120可以形成在衬底100中。第一阱区110和第二阱区120可以沿一个方向顺序布置在衬底100中，该方向可以是第一水平方向(例如，图2的y方向)。以这种方式，第一阱区110和第二阱区120可以彼此水平相邻，并且在一些实施例中，可以彼此直接相邻。

第一阱区110和第二阱区120可以形成为具有彼此不同的导电类型。具体地，第一阱区110可以为第一导电类型，并且第二阱区120可以为第二导电类型。

因此，如图3所示，第一阱区110可以由n型(例如，掺杂到半导体衬底材料中的n型杂质)形成，而第二阱区120可以由p型(例如，掺杂到半导体衬底材料中的p型杂质)形成，但是该布置不限于此。相反地，第一阱区110可以由p型形成，而第二阱区120可以由n型形成。

第一阱区110可以形成在有源区act中。第一阱区110可以形成为穿过有源区act延伸到衬底100的无源区(例如，未掺杂部分)。因此，第一阱区110可以形成在衬底100中，并且第一阱区110可以形成在第一阱区110下方的衬底的未掺杂部分上。

第一阱区110的杂质掺杂浓度可以相对低于第一半导体层140和第二半导体层150的杂质掺杂浓度。这里，掺杂浓度可以指的是每个区域中掺杂(或注入)的杂质浓度。

第一阱区110可以与第一半导体层140垂直交叠。然而，在某些实施例中，由于掩埋绝缘层130介于第一阱区110与第一半导体层140之间，所以第一阱区110不接触第一半导体层140。这里使用的术语“接触”指的是直接的物理连接(即，触碰)。因此，当元件被称为“接触”另一元件或与另一元件“接触”时，在一个或多个接接触之间不存在中间元件。

如图2和图3所示，第一阱区110可以形成在第一元件隔离层170的一侧，第一元件隔离层170也被称为第一隔离结构。第一阱区110可以与第一元件隔离层170的一部分垂直交叠。第一阱区110可以形成在导电层190的一侧。第一阱区110可以与导电层190的一部分垂直交叠。

第一阱区110的上表面的一部分可以被第二元件隔离层161(也称为第二隔离结构)和掩埋绝缘层130覆盖(例如，直接覆盖)。第一阱区110的上表面的剩余部分可以相对于soi衬底暴露，并且连接到阱接触184并且被层间绝缘层175覆盖。第一阱区110的上表面和阱接触184可以彼此接触，但是本发明的构思不限于此。可以在第一阱区110的上表面与阱接触184之间形成硅化物层。

第一阱区110可以与被形成为与延伸到第一阱区110中的第二元件隔离层161的一部分进行接触。在一个实施例中，第二元件隔离层161未完全穿透第一阱区110。因此，第一阱区的最下表面111可以位于比第二元件隔离层的最下表面165更深的位置。

第二阱区120可以形成在有源区act中。第二阱区120可以形成为延伸穿过有源区act到衬底100的未掺杂部分。例如，第二阱区120可以在衬底100的未掺杂部分的上方形成在衬底110中。

第二阱区120的掺杂浓度可以相对低于第一半导体层140和第二半导体层150的掺杂浓度。

第二阱区120可以与第二半导体层150垂直交叠。然而，在某些实施例中，由于掩埋绝缘层130介于第二阱区120与第二半导体层150之间，所以第二阱区120不接触第二半导体层150。

第二阱区120可以形成在第一元件隔离层170的另一侧。例如，第一阱区110可以形成在第一元件隔离层170的一侧，而第二阱区120可以形成在第一元件隔离层170的另一侧，第一元件隔离层170为第一阱区110与第二阱区120两者的中心并位于两者之间。第二阱区120可以与第一元件隔离层170的一部分垂直交叠。

在某些实施例中，第二阱区120可以形成在导电层190的一侧。第二阱区120可以与导电层190的一部分垂直交叠。

第二阱区120的上表面的一部分可以被第二元件隔离层162(也被称为第二隔离结构)和掩埋绝缘层130覆盖。第二阱区120的上表面的剩余部分可以相对于sio衬底暴露，并且连接到阱接触183以及被层间绝缘层175覆盖。第二阱区120的上表面和阱接触183可以彼此接触，但是本发明构思不限于此。可以在第二阱区120的上表面与阱接触183之间形成硅化物层。

第二阱区120可以接触被形成为延伸到第二阱区120中的第二元件隔离层162的一部分。在一个实施例中，第二元件隔离层162不完全穿透第二阱区120。因此，第二阱区的最下表面121可以定位成第二元件隔离层162的最下表面更深。

根据一些实施例，在第一阱区110与第二阱区120之间未形成单独的元件隔离层。因此，第一阱区110和第二阱区120可以部分地彼此接触。如图3和图4所示，在一个实施例中，没有其他构成元件介于第一阱区110与第二阱区120之间。

可以在彼此接触的第一阱区110与第二阱区120之间形成一种pn结。因此，当通过阱接触183和184在第一阱区110与第二阱区120之间形成正向偏置时，可以在第一阱区110与第二阱区120之间形成电流。

掩埋绝缘层130可以形成在第一阱区110和第二阱区120上。

掩埋绝缘层130可以包括但不限于例如二氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)及其组合中的至少一种。

掩埋绝缘层130可以在第一阱区110与第一半导体层140之间绝缘。由于掩埋绝缘层130介于第一阱区110与第一半导体层140之间，所以第一阱区110和第一半导体层140彼此不接触。

掩埋绝缘层130可以在第二阱区120与第二半导体层150之间绝缘。由于掩埋绝缘层130介于第二阱区120与第二半导体层150之间，所以第二阱区120和第二半导体层150彼此不接触。

掩埋绝缘层130可以接触第二元件隔离层161和162。掩埋绝缘层130的相对侧可以由第二元件隔离层161和162的侧壁限定。第二元件隔离层161和162可以围绕掩埋绝缘层130的外围。例如，尽管仅示出了描绘第二元件隔离层161和162的单个截面图，但是，当从俯视图观察时，这些层实际上可以形成围绕掩埋绝缘层130的外围的单个连续隔离层，其可以统称为第二元件隔离层或第二隔离结构。

第一半导体层140可以形成在掩埋绝缘层130上。第一半导体层140可以为第二导电类型，并且可以是例如图3中所示的p型。

由于根据本发明构思的一些实施例的半导体器件的第一阱区110为第一导电类型，所以第一阱区110和第一半导体层140可以具有彼此相反的导电类型。并且，由于第二阱区120为第二导电类型，所以第二阱区120和第一半导体层140可以具有相同的导电类型。

第一半导体层140的掺杂浓度可以相对高于第一阱区110的掺杂浓度，并且相对高于第二阱区120的掺杂浓度。

如图3中所示，第一半导体层140可以接触第一元件隔离层170。第一半导体层140可以设置在第一元件隔离层170的一侧。

从图3等中，第一半导体层140或第二半导体层150的上表面距衬底100的底表面的高度被示出为与第一元件隔离层170或第二元件隔离层161和162的上表面距衬底100的底表面的高度相同，并且第一半导体层140、第二半导体层150和第一元件隔离层170的顶表面可以是在同一垂直高度处，并且可以是共面的。然而，本发明构思不限于此。例如，第一元件隔离层170或第二元件隔离层161和162的上表面距衬底100的底表面的高度可以相对高于第一半导体层140或第二半导体层150的上表面距衬底100的底表面的高度。应当注意，在这里提到方位、布局、位置、形状、尺寸、数量或其他测量时使用的术语，例如“相同”、“相等”、“平面”或“共面”，不一定意味着完全相同的方位、布局、位置、形状、尺寸、数量或其他度量，而是旨在包括几乎相同的方位、布局、位置、形状、尺寸、数量或其他度量，在例如由于制造过程可能出现的可接受的变化范围内。除非上下文或其他陈述另有说明，否则本文可以使用术语“基本上”来强调该含义。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面”的项目可以是完全相同的、相等的或平面的，或者可以是在例如由于制造工艺而可能发生的可接受变化内的相同的、相等的或平面的。

如图4所示，第一半导体层140可以被导电层190覆盖。第一半导体层140可以与导电层190的一部分垂直交叠。

导电层190可以形成在第一半导体层140的上部上，使得第一半导体层140与向第一半导体层140施加电压的接触185和187之间的电阻减小。

p型晶体管p1可以由栅极结构200和第一半导体层140形成。

第二半导体层150可以形成在掩埋绝缘层130上。第二半导体层150可以为第一导电类型，并且可以是例如图3所示的n型。

由于根据本发明构思的一些实施例的半导体器件的第二阱区120为第二导电类型，所以第二阱区120和第二半导体层150可以具有彼此相反的导电类型。此外，由于第一阱区110为第一导电类型，所以第一阱区110和第二半导体层150可以具有相同的导电类型。

第二半导体层150的掺杂浓度可以相对高于第一阱区110的掺杂浓度并且相对高于第二阱区120的掺杂浓度。

如图3中所示，第二半导体层150可以接触第一元件隔离层170。第一半导体层140可以设置在第一元件隔离层170的另一侧。

此外，如图4所示，第二半导体层150可以被导电层190覆盖。第二半导体层150可以与导电层190的一部分垂直交叠。

第二元件隔离层161和162可以围绕第一半导体层140和第二半导体层150的外围。

n型晶体管n1可以由栅极结构200和第二半导体层150形成。

第一半导体层140的第一部分141和第二半导体层150的第一部分151可以由第一元件隔离层170绝缘。

第一半导体层140的第一部分141可以设置在栅极结构200的一侧，而第一半导体层140的第二部分142可以设置在其另一侧。此外，第二半导体层150的第一部分151可以设置在栅极结构200的一侧，而第二半导体层150的第二部分152可以设置在其另一侧。

此外，第一元件隔离层170可以形成在栅极结构200的一侧，而导电层190可以形成在其另一侧。在一个实施例中，从俯视图来看，第一元件隔离层170和导电层190可以彼此面对，并且可以一起形成以栅极结构200为中心(例如，在x方向上)的结构。

导电层190可以形成在第二半导体层150的上部上，使得第二半导体层150与向第二半导体层150施加电压的接触185和186之间的电阻减小。

栅极结构200可以形成在第一半导体层140和第二半导体层150上。栅极结构200可以形成为跨越第一半导体层140和第二半导体层150。栅极结构200可以包括栅电极201、栅极绝缘层202以及栅极间隔物203。

栅电极201可以包括多晶硅(polysi)、非晶硅(a-si)、钛(ti)、氮化钛(tin)、氮化钨(wn)、钛铝(tial)、氮化钛铝(tialn)、氮化钽(tan)、碳化钛(tic)、碳化钽(tac)、碳氮化钽(tacn)、氮化钽硅(tasin)、钽(ta)、钴(co)、钌(ru)、铝(al)和钨(w)中的至少一种。当栅电极201包括硅时，栅电极201可以包括硅化物材料。

栅电极201可以通过例如替代工艺(或后栅极工艺)形成，但并不限于此。与图5和图6中示出的配置不同，栅电极201也可以通过先栅极工艺形成。

栅极间隔物203可以形成在栅电极201的侧壁上。栅极间隔物203可以包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、碳氮氧化硅(siocn)及其组合中的至少一种。

栅极绝缘层202可以形成在第一半导体层140与栅电极201之间，或者形成在第二半导体层150与栅电极201之间。

栅极绝缘层202可以形成在栅电极201与栅极间隔物203之间。栅极绝缘层202可以沿栅极间隔物203的侧壁形成。

栅极间隔物203可以包括栅极沟槽205，栅电极201形成在栅极沟槽205中。形成在半导体层140和150与栅电极201之间的栅极绝缘层202可以沿着栅极沟槽250的侧壁和底表面形成。

栅极绝缘层202可以包括例如氧化硅、氮氧化硅、氮化硅和介电常数高于氧化硅的介电材料。该介电材料可以包括，例如但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化锶钡钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铅锌铌酸中的一种或更多种。

栅极结构200的一部分可以形成在第一元件隔离层170上。由于栅极结构200的一部分形成在第一元件隔离层170上，所以相应的栅极结构200可以与第一半导体层140或第二半导体层150绝缘。

源极区210和漏极区220可以形成在栅极结构200的相对侧。源极区210和漏极区220可以形成在第一半导体层140中。源极区210和漏极区域220可以用作n型晶体管n1的源极和漏极。

尽管未示出，但是源极区和漏极区也可以形成在第二半导体层150中。形成在第二半导体层150中的源极区和漏极区可以用作p型晶体管p1的源极和漏极。

在本发明构思的一些实施例中，源极区210和漏极区220的至少一部分可以具有从第一半导体层140的上表面突出的结构。

第一元件隔离层170可以形成在第一半导体层140与第二半导体层150之间。

具体地，第一元件隔离层170可以形成在第一半导体层140的第一部分141与第二半导体层150的第一部分151之间。因此，第一半导体层140的第一部分141和第二半导体层150的第一部分151可以彼此电绝缘。

第一元件隔离层170可以形成在掩埋绝缘层130上。在一些实施例中，第一元件隔离层170可以形成为延伸到掩埋绝缘层130的内部。

第一元件隔离层170可以形成为比第二元件隔离层161和162更浅。例如，从衬底100的下表面到第一元件隔离层170的最下表面的距离可以是大于从衬底100的下表面到第二元件隔离层161和162的最下表面的距离。因此，在垂直方向上，第一元件隔离层170的最下表面可以处于比第二元件隔离层161和162的最下表面(相对于衬底100)更高的垂直高度处。

第一半导体层140的第二部分142对应于p型晶体管p1的漏极，而第二半导体层150的第二部分152对应于n型晶体管n1的源极。

此外，导电层190可以形成为在第一半导体层140和第二半导体层150之上。导电层190可以包括导电材料，例如金属，并且可以包括例如硅化物，但是本发明构思不限于此。

具体地，导电层190可以形成在第一半导体层140的第二部分142和第二半导体层150的第二部分152上。因此，第一半导体层140的第二部分142和第二半导体层150的第二部分152可以彼此电连接。

导电层190可以形成为与第一半导体层140和第二半导体层150交叠并在第一半导体层140和第二半导体层150上方延伸。具体地，导电层190可以在第一半导体层的第二部分142和第二半导体层的第二部分152上延伸。

在本发明构思的一些实施例中，第一元件隔离层170和导电层190可以彼此接触。

在图1中所示的反相器电路inv中，p型晶体管p1的源极和n型晶体管n1的漏极彼此连接。当这应用于图2的半导体器件的平面图时，第一半导体层140的第二部分142对应于p型晶体管p1的漏极，而第二半导体层150的第二部分152对应于n型晶体管n1的源极。

由于导电层190电连接第一半导体层140的第二部分142和第二半导体层150的第二部分152，所以不需要形成用于电连接形成在第一半导体层140上的接触187或形成在第二半导体层150上的接触186的附加金属层。

此外，可以不形成第一半导体层140上的接触181、第二半导体层150上的接触182和导电层190上的接触185中的若干个。例如，当导电层190电连接在第一半导体层140的第二部分142与第二半导体层150的第二部分152之间时，因为第一半导体层140的电压或第二半导体层150的电压可以保持相同，因此，在一些实施例中，在第一半导体层140和第二半导体层150上方的垂直高度处仅有一个接触以用于将第一晶体管的第一半导体层140与第二晶体管的第二半导体层150电连接。因此，单个导电接触(例如，181、182或185中的一个)可以隔着导电层190形成在第一半导体层140和第二半导体层150上方，并且通过导电层190接触和电连接到第一半导体层140和第二半导体层150。因此，可以不需要形成接触181、182和185中的若干个。当不形成接触181、182和185中的若干个时，根据本发明构思的某些实施例的半导体器件可以具有面积优势。

可以形成层间绝缘层175以覆盖栅极结构200、第一半导体层140和第二半导体层150。层间绝缘层175可以包括例如氧化硅、氮化硅、氧氮化硅以及介电常数低于氧化硅的低介电常数材料中的至少一种。低介电常数材料可以包括但不限于例如fox(可流动氧化物)、tosz(托瑞内硅氮烷)、usg(未掺杂硅玻璃)、bsg(硼硅酸盐玻璃)、psg(磷硅酸盐玻璃)、bpsg(硼磷硅酸盐玻璃)、peteos(等离子体增强原硅酸四乙酯)、fsg(氟化物硅酸盐玻璃)、cdo(碳掺杂二氧化硅)、干凝胶、气凝胶、无定形氟化碳、osg(有机硅酸盐玻璃)、聚对二甲苯、bcb(双苯并环丁烯)、丝、聚酰亚胺、多孔聚合物材料或其组合。

层间绝缘层175可以围绕阱接触183和184。层间绝缘层175可以填充第二元件隔离层162与163之间的空间。例如，第一半导体层140或第二半导体层150的暴露的上表面可以被层间绝缘层175覆盖，并且阱接触183和184可以形成为穿透层间绝缘层175。

在下文中，将参照图7至图11b来描述根据本发明构思的一些实施例的制造半导体器件的方法。

图7至图8是用于解释根据本发明构思的一些实施例的制造半导体器件的方法的中间步骤图。

参照图7，准备一种衬底100，在其中依次形成第一阱区110、第二阱区120、掩埋绝缘层130、第一半导体层140和第二半导体层150。衬底100可以例如由晶片(例如硅晶片)形成。衬底100的一部分(例如，第一和第二阱区110和120下方的部分)可以是其原始的纯净形式(例如，仅仅是未掺杂的半导体材料，例如硅)。第一阱区110和第二阱区120以及掩埋绝缘层130可以由原始的晶片形成，在其上形成有其他层。因此，这些元件可以统称为由晶片衬底形成或者在晶片衬底中形成，而其他元件形成在晶片衬底上。

可以通过将相应的杂质掺杂到衬底100来形成第一阱区110和第二阱区120。例如，可以在衬底100中掺杂第一导电类型材料和第二导电类型材料，以分别形成第一阱区110和第二阱区120。

同样地，第一半导体层140和第二半导体层150中的每一个可以通过掺杂第二导电类型材料和第一导电类型材料来形成。

在一些实施例中，衬底100可以是p型衬底，并且第一阱区110可以是在p型衬底中形成的n阱。相反地，衬底100可以是n型衬底，并且第二阱区120可以是在n型衬底中形成的p阱。

可以通过氧化其上形成有第一阱区110和第二阱区120的衬底100的表面来形成掩埋绝缘层130。

此外，在一个实施例中，可以通过在其上形成有掩埋绝缘层130的半导体晶片上接合第一半导体层140和第二半导体层150来形成衬底100。然而，本发明构思不限于此。

在本发明构思的一些实施例中，第一阱区110的掺杂浓度可以相对低于第一半导体层140和第二半导体层150的掺杂浓度。此外，第二阱区120的掺杂浓度可以相对低于第一半导体层140和第二半导体层150的掺杂浓度。

参照图8，在衬底100中形成沟槽160t，并且形成用于填充沟槽160t的第二元件隔离层161、162和163。在衬底100中形成沟槽160t可以包括例如使用反应离子蚀刻来蚀刻衬底100，但是本发明构思不限于此。

可以通过蚀刻第一阱区110和第二阱区120来形成沟槽160t。

同时参照图2和图8，从俯视图中来看，可以形成一个或更多个沟槽160t以围绕第一半导体层140和第二半导体层150的外围。例如，可以形成围绕第一半导体层140和第二半导体层150的外围的第二元件隔离层161、162和163。第二元件隔离层161和162可以一起填充围绕第一半导体层140和第二半导体层150的外围的环形沟槽，而第二元件隔离层163可以填充围绕用于形成第二元件隔离层161和162的环形沟槽的环形沟槽。

可以通过使用绝缘材料填充沟槽160t来形成第二元件隔离层161、162和163。第二元件隔离层161、162和163的形成可以包括例如使用氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)及其组合中的至少一种来填充沟槽160t。

图9a和图9b是用于解释根据本发明构思的一些实施例的制造半导体器件的方法的中间步骤图。图9a是沿图2的线a-a'截取的截面图，而图9b是沿图2的线b-b'截取的截面图。

参照图9a，在第一半导体层140与第二半导体层150之间形成沟槽170t。沟槽170t的形成可以包括使用掩埋绝缘层130作为蚀刻停止膜一起蚀刻第一半导体层140和第二半导体层150。

可以例如使用反应离子蚀刻来执行对第一半导体层140和第二半导体层150的蚀刻，但是本发明构思不限于此。

随后，可以用绝缘材料填充沟槽170t以形成第一元件隔离层170。第一元件隔离层170的形成可以是使用例如氧化硅(sio2)、氮化硅(sin)、氮氧化硅(sion)及其组合中的至少一种来填充沟槽170t。

参照图9b，在第一半导体层140和第二半导体层150上形成导电层190。导电层190的形成可以包括在第一半导体层140和第二半导体层150上形成硅化物，并且该硅化物可以包括例如pt、ni、co等。

再参照图5和图6，可以形成栅极结构200以越过第一半导体层140和第二半导体层150。栅极结构的形成可以包括形成伪栅，在伪栅的侧壁上形成栅极间隔物203，去除伪栅以形成由栅极间隔物203限定的沟槽205，以及使用栅极绝缘层202和栅电极201来填充沟槽205的内部。

与图5和图6中所示的配置不同，对于本领域的技术人员显而易见的是，可以通过先栅极工艺而不是栅极替代工艺或后栅极工艺来形成栅极结构200。

图10是示出根据本发明构思的一些实施例的制造半导体器件的方法的中间步骤图。

参照图10，去除导电层190、第一半导体层140、掩埋绝缘层130或第二半导体层150和掩埋绝缘层130中的若干个以形成凹陷210。通过形成凹陷210，可以暴露第一阱区110或第二阱区120的上表面的一部分。

图11a和图11b是用于解释根据本发明构思的一些实施例的制造半导体器件的方法的中间步骤图。图11a是沿图2的线a-a'截取的截面图，而图11b是沿图2的线b-b'截取的截面图。

同时参照图11a和图11b，形成层间绝缘层175以覆盖第一半导体层140、第二半导体层150和栅电极200。可以形成层间绝缘层160以填充凹陷210，该凹陷210暴露第一阱区110和第二阱区120。

层间绝缘层175可以使用氧化硅、氮化硅、氮氧化硅和具有比氧化硅低的介电常数的低介电常数材料中的至少一种通过例如cvd(化学气相沉积)的工艺形成，但不限于此。

随后，对层间绝缘层175进行蚀刻以形成接触孔181c至189c。接触孔181c至189c可以包括形成在第一半导体层140上的接触孔182c和187c、形成在第二半导体层150上的接触孔181c和186c、形成在导电层190上的接触孔185c以及形成在第一阱区110或第二阱区120上的接触孔188c。

最后，参照图3和图4，接触孔181c至189c填充有导电材料，以形成作为导电接触的接触181至189。导电材料可以包括但不限于例如多晶硅、金属硅化合物、导电金属氮化物和金属中的至少一种。

在结束详细描述时，本领域的技术人员将理解的是，可以对所公开的实施例进行各种变化和修改而实质上不脱离本发明构思的原理。因此，所公开的本发明构思的优选实施例仅用于一般性和描述性意义，而不是用于限制的目的。