半导体器件及其形成方法和工作方法与流程

本发明涉及半导体领域，尤其涉及一种半导体器件及其形成方法和工作方法。

背景技术：

半导体器件(sram)作为挥发性存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于pc、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。

现有技术的sram单元通常为6t结构。一种常见6t结构的sram单元通常包括存储单元和两个读写单元。其中存储单元包括两个上拉晶体管和两个下拉晶体管，两个上拉晶体管与字线相连，两个下拉晶体管与地线相连，存储单元有两个存储节点和两个打开节点，用于存储1或0信号；两个读写单元为两个传输晶体管，每个传输晶体管一端与存储单元的一个存储节点和一个打开节点相连，另一端与位线相连，用于对存储单元进行读写操作。

然而，现有的半导体器件的性能较差。

技术实现要素：

本发明解决的技术问题是提供一种半导体器件及其形成方法和工作方法，以提高半导体器件的性能。

为解决上述技术问题，本发明提供一种半导体器件，所述半导体器件包括：基底，所述基底包括第一区，所述第一区基底表面具有第一纳米柱，所述第一纳米柱垂直于基底表面；位于所述第一纳米柱底部和部分第一区基底内的第一源漏掺杂区；环绕所述第一纳米柱的第一栅极结构，所述第一栅极结构位于第一源漏掺杂区上；位于所述第一纳米柱顶部的第二源漏掺杂区，所述第二源漏掺杂区位于第一栅极结构上。

可选的，所述基底还包括第二区，所述第二区基底表面具有第二纳米柱，所述第二纳米柱垂直于基底表面；位于所述第二纳米柱底部和部分第二区基底内的第三源漏掺杂区；环绕第二纳米柱的第二栅极结构，所述第二栅极结构位于第三源漏掺杂区上，所述第三源漏掺杂区与第一源漏掺杂区电连接；位于所述第二纳米柱顶部的第四源漏掺杂区，所述第四源漏掺杂区位于第二栅极结构上；所述基底还包括第三区，所述第三区基底表面具有第三纳米柱，所述第三纳米柱垂直于基底表面；位于所述第三纳米柱底部和部分第三区基底内的第五源漏掺杂区，所述第五源漏掺杂区与第三源漏掺杂区电连接；环绕第三纳米柱的第三栅极结构，所述第三栅极结构位于第五源漏掺杂区上；位于所述第二纳米柱顶部的第六源漏掺杂区，所述第六源漏掺杂区位于第三栅极结构上。

可选的，还包括：位于第二源漏掺杂区顶部表面的第一电极；位于第四源漏掺杂区顶部表面的第二电极；位于第六源漏掺杂区顶部表面的第三电极；位于第二电极和第三电极之间的第一介质层；所述第一电极与第二电极之间电隔离。

可选的，所述基底还包括第四区，所述第四区基底表面具有第四纳米柱，所述第四纳米柱垂直于基底表面；位于所述第四纳米柱底部和部分第四区基底内的第七源漏掺杂区；环绕第四纳米柱的第四栅极结构，所述第四栅极结构位于第七源漏掺杂区上；位于所述第四纳米柱顶部的第八源漏掺杂区，所述第八源漏掺杂区位于第四栅极结构上；所述基底还包括第五区，所述第五区基底表面具有第五纳米柱，所述第五纳米柱垂直于基底表面；位于所述第五纳米柱底部和部分第五区基底内的第九源漏掺杂区；环绕第五纳米柱的第五栅极结构，所述第五栅极结构位于第九源漏掺杂区上；位于所述第五纳米柱顶部的第十源漏掺杂区，所述第十源漏掺杂区位于第五栅极结构上；所述基底还包括第六区，所述第六区基底表面具有第六纳米柱，所述第六纳米柱垂直于基底表面；位于所述第六纳米柱底部和部分第六区基底内的第十一源漏掺杂区；环绕第六纳米柱的第六栅极结构，所述第六栅极结构位于第十一源漏掺杂区上；位于所述第六纳米柱顶部的第十二源漏掺杂区，所述第十二源漏掺杂区位于第六栅极结构上。

可选的，还包括：位于第八源漏掺杂区顶部表面的第四电极；连接所述第十源漏掺杂区和第十二源漏掺杂区顶部表面的第五电极；第四电极与第五电极之间隔离；所述第四区基底与第五区基底、以及第五区基底与第六区基底之间具有第一介质层。

相应的，本发明还提供一种上述半导体器件的形成方法，包括：提供基底，所述基底包括第一区，所述第一区基底表面具有第一纳米柱，所述第一纳米柱垂直于基底表面；在所述第一纳米柱底部和部分第一区基底内形成第一源漏掺杂区；形成环绕所述第一纳米柱的第一栅极结构，所述第一栅极结构位于第一源漏掺杂区上；在所述第一纳米柱顶部形成第二源漏掺杂区，所述第二源漏掺杂区位于第一栅极结构上。

可选的，所述第一源漏掺杂区内具有第一掺杂离子；所述第一源漏掺杂区的形成方法包括：在所述基底表面形成第一隔离层；在所述第一隔离层内掺入第一掺杂离子；进行退火处理，使第一掺杂离子扩散至第一纳米柱底部和部分第一区基底内，形成所述第一源漏掺杂区。

可选的，所述第二源漏掺杂区内具有第二掺杂离子；所述第二源漏掺杂区的形成方法包括：在所述第一栅极结构表面形成第二隔离层；在所述第二隔离层内掺入第二掺杂离子；进行退火处理，使第二掺杂离子扩散至第二纳米柱顶部，形成所述第二源漏掺杂区。

相应的，本发明还提供一种上述半导体器件的工作方法，包括：在所述第二源漏掺杂区接第一位线信号；所述第一栅极结构接字线信号。

可选的，半导体器件还包括：所述基底包括第二区，所述第二区基底表面具有第二纳米柱，所述第二纳米柱垂直于基底表面；位于所述第二纳米柱底部和部分第二区基底内的第三源漏掺杂区，所述第三源漏掺杂区与第一源漏掺杂区电连接；环绕第二纳米柱的第二栅极结构，所述第二栅极结构位于第三源漏掺杂区上；位于所述第二纳米柱顶部的第四源漏掺杂区，所述第四源漏掺杂区位于第二栅极结构上；所述工作方法还包括：所述第四源漏掺杂区接公共电压电源。

可选的，半导体器件还包括：所述基底还包括第三区，所述第三区基底表面具有第三纳米柱，所述第三纳米柱垂直于基底表面；位于所述第三纳米柱底部和部分第三区基底内的第五源漏掺杂区，所述第五源漏掺杂区与第三源漏掺杂区电连接；环绕第三纳米柱的第三栅极结构，所述第三栅极结构位于第五源漏掺杂区上；位于所述第二纳米柱顶部的第六源漏掺杂区，所述第六源漏掺杂区位于第三栅极结构上；所述工作方法还包括：所述第六源漏掺杂区接工作电压电源。

可选的，半导体器件还包括：所述基底还包括第四区，所述第四区基底表面具有第四纳米柱，所述第四纳米柱垂直于基底表面；位于所述第四纳米柱底部和部分第四区基底内的第七源漏掺杂区；环绕第四纳米柱的第四栅极结构，所述第四栅极结构位于第七源漏掺杂区上；位于所述第四纳米柱顶部的第八源漏掺杂区，所述第八源漏掺杂区位于第四栅极结构上；所述工作方法还包括：第八源漏掺杂区接第二位线；所述第五栅极结构接所述字线。

可选的，半导体器件还包括：所述基底还包括第五区，所述第五区基底表面具有第五纳米柱，所述第五纳米柱垂直于基底表面；位于所述第五纳米柱底部和部分第五区基底内的第九源漏掺杂区；环绕第五纳米柱的第五栅极结构，所述第五栅极结构位于第九源漏掺杂区上；位于所述第五纳米柱顶部的第十源漏掺杂区，所述第十源漏掺杂区位于第五栅极结构上；所述第五区基底与第四区基底隔离；所述第九源漏掺杂区接公共电压电源。

可选的，半导体器件还包括：所述基底还包括第六区，所述第六区基底表面具有第六纳米柱，所述第六纳米柱垂直于基底表面；位于所述第六纳米柱底部和部分基底内的第十一源漏掺杂区；环绕第六纳米柱的第六栅极结构，所述第六栅极结构位于第十一源漏掺杂区上；位于所述第六纳米柱顶部的第十二源漏掺杂区，所述第十二源漏掺杂区位于第六栅极结构上；所述第六区基底与第五区基底隔离；所述第十源漏掺杂区与第十二源漏掺杂区连接；所述第十一源漏掺杂区接工作电压电源。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体器件中，由于所述第一源漏掺杂区、第一栅极结构和第二源漏掺杂区沿垂直于第一区基底表面的方向进行堆叠，使得半导体器件的占用面积较小，有利于提高半导体器件的集成度。

进一步，所述第一区基底与第二区基底连接、第二区基底与第三区基底之间连接，所述第一电极与第二电极之间隔离，所述第二电极与第三电极之间隔离，所述第四区基底与第五区基底隔离，所述第五区基底与第六区基底隔离，所述第十源漏掺杂区与第十二源漏掺杂区电连接，有利于构建静态随机存储器。

附图说明

图1是一种半导体器件的结构示意图；

图2至图8是本发明一实施例的半导体器件的形成方法的各步骤的结构示意图；

图9是本发明半导体器件工作时的结构示意图；

图10是本发明半导体器件的电路图。

具体实施方式

正如背景技术所述，半导体器件的性能较差。

图1是一种半导体器件的结构示意图。

请参考图1，基底100，所述基底100表面具有鳍部101；横跨鳍部101的栅极结构102；位于所述栅极结构102一侧鳍部101内的源区103；位于所述栅极结构102另一侧鳍部101内的漏区104。

上述半导体器件中，由于所述源区103和漏区104分别位于栅极结构102两侧的鳍部101，使得源区103和漏区104的占用面积较大，因此，不利于提高半导体器件的集成度。

为解决所述技术问题，本发明提供了一种半导体器件，包括：第一区基底，所述第一区基底表面具有第一纳米柱，所述第一纳米柱垂直于第一区基底表面；位于所述第一纳米柱底部的第一源漏掺杂区；环绕所述第一纳米柱的第一栅极结构，所述第一栅极结构位于第一源漏掺杂区上；位于所述第一纳米柱顶部的第二源漏掺杂区，所述第二源漏掺杂区位于第一栅极结构上，且所述第二源漏掺杂区和第一源漏掺杂区不对称。所述半导体器件占用面积小，有利于提高半导体器件的集成度。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图8是本发明一实施例的半导体器件的形成方法的各步骤的结构示意图。

以下以形成6t结构的静态随机存储器为例进行说明。6t结构的静态随机存储器包括第一传输晶体管、第二传输晶体管、第一上拉晶体管、第二上拉晶体管，所述第一下拉晶体管和第二下晶体管。所述第一传输晶体管、第一上拉晶体管和第一下拉晶体管构成第一存储单元，所述第二传输晶体管、第二上拉晶体管和第二下拉晶体管构成第二存储单元，所述静态随机存储器包括第一存储单元和第二存储单元。

请参考图2，提供基底200，所述基底200包括第一区a；在所述第一区a基底表面形成第一纳米柱201，所述第一纳米柱201垂直于基底200的表面。

在本实施例中，所述基底还包括：第二区b、第三区c、第四区d、第五区e和第六区f；在所述第二区b基底200表面形成第二纳米柱202，所述第二纳米柱202垂直于基底的表面；在所述第三区c基底200表面形成第一纳米柱203，所述第三纳米柱203垂直于基底200的表面；在所述第四区d基底200表面形成第四纳米柱270，所述第四纳米柱270垂直于基底200的表面；在所述第五区e基底200表面形成第五纳米柱271，所述第五纳米柱271垂直于基底200的表面；在所述第六区f基底200表面形成第六纳米柱272，所述第六纳米柱272垂直于基底200的表面。

所述第一区a用于形成第一传输晶体管，所述第二区b用于形成第一下拉晶体管，所述第三区c用于形成第一上拉晶体管，所述第四区d用于形成第二传输晶体管，所述第五区e用于形成第二下拉晶体管，所述第六区f用于形成第二上拉晶体管。

在本实施例中，所述基底200、第一纳米柱201、第二纳米柱202、第三纳米柱203、第四纳米柱270、第五纳米柱271和第六纳米柱271的形成步骤包括：提供初始衬底，所述初始衬底上具有第一掩膜层(图中未标出)，所述第一掩膜层暴露出第一区a、第二区b和第三区c部分初始衬底的顶部表面；以所述第一掩膜层为掩膜，刻蚀所述初始衬底，形成第一区基底200、位于第一区a基底200表面的第一纳米柱201、位于所述第二区b基底200表面的第二纳米柱202以及位于第三区c基底200表面的第三纳米柱203。

在本实施例中，所述初始衬底的材料为硅，相应的，所述基底200、第一纳米柱201、第二纳米柱202、第三纳米柱203、第四纳米柱270、第五纳米柱271和第六纳米柱271的材料为硅。

在其他实施例中，所述初始衬底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗，相应的，所述基底、第一纳米柱、第二纳米柱、第三纳米柱、第四纳米柱、第五纳米柱和第六纳米柱的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。

所述第一掩膜层的材料包括：硅的氮化物、硅的氧化物或者硅的氮氧化物。所述第一掩膜层作为形成基底200、第一纳米柱201、第二纳米柱202、第三纳米柱203、第四纳米柱270、第五纳米柱271和第六纳米柱271的掩膜。

以所述第一掩膜层为掩膜，刻蚀所述初始衬底的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

请参考图3，在所述基底200表面形成第一隔离层252；形成所述第一隔离层252之后，在所述第一纳米柱201底部和部分第一区a基底200形成第一源漏掺杂区204。

所述第一隔离层252的材料包括氧化硅或者氮氧化硅。所述第一隔离层252的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

所述第一隔离层252防止后续过多的第一掺杂离子进入第一区a的基底200内。

所述第一源漏掺杂区204的形成方法包括：采用第一离子注入工艺在所述第一隔离层252内掺入第一掺杂离子；进行第一退火工艺，使第一掺杂离子扩散至第一纳米柱201底部，形成第一源漏掺杂区203。

在本实施例中，所述第一区a用于形成传输晶体管，所述第一掺杂离子为n型离子，如：磷离子或者砷离子。

由于所述第一纳米柱201与基底200相连，因此，部分第一掺杂离子还易扩散至基底200内，使得所形成的第一源漏掺杂区203的体积较大。

还包括：在所述第二纳米柱202底部和部分第二区b基底200内形成第三源漏掺杂区205；在所述第三纳米柱203底部和部分第三区c基底200内形成第五源漏掺杂区206；在所述第四纳米柱270底部和部分第四区d基底200内形成第七源漏掺杂区273；在所述第五纳米柱271底部和部分第五区e基底200内形成第九源漏掺杂区274；在所述第六纳米柱272底部和部分第六区f基底200内形成第十一源漏掺杂区275。

在本实施例中，所述第二区b用于形成第一下拉晶体管，所述第三区c用于形成第一上拉晶体管，所述第五区e用于形成第二下拉晶体管，所述第六区f用于形成第二上拉晶体管，所述第四区d用于形成第二传输晶体管，所述第三源漏掺杂区204内具有第三掺杂离子，所述第三掺杂离子的导电类型与第一掺杂离子的导电类型相同，所述第五源漏掺杂区205内具有第五掺杂离子，所述第五掺杂离子的导电类型与第一掺杂离子的导电类型相反，所述第七源漏掺杂区273内具有第七掺杂离子，所述第七掺杂离子的导电类型与第一掺杂离子的导电类型相同，所述第九源漏掺杂区274内具有第九掺杂离子，所述第九掺杂离子与第一掺杂离子的导电类型相同，所述第十一源漏掺杂区275内具有第十一源漏掺杂离子，所述第十一掺杂离子的导电类型与第一掺杂离子的导电类型相反，因此，所述第三掺杂离子、第五掺杂离子和第七掺杂离子为n型离子，所述第五掺杂离子和第十一掺杂离子为p型离子，p型离子包括硼离子。

请参考图4，在所述第一隔离层252表面形成第三隔离层253；形成所述第三隔离层253之后，在所述第一源漏掺杂区204表面形成第一轻掺杂区207。

所述第三隔离层253的材料与形成方法与第一隔离层252的材料与形成方法相同，在此不作赘述。

所述第一轻掺杂区207的形成方法包括：在所述第三隔离层253内掺入第一轻掺杂离子；进行第三退火工艺，使第一轻掺杂离子进入第一纳米柱201内，形成第一轻掺杂区207。

在本实施例中，所述第一区a用于形成第一传输晶体管，所述第一轻掺杂离子为n型离子，如：磷离子或者砷离子。

还包括：在所述第三源漏掺杂区205表面形成第三轻掺杂区(图中未标出)；在所述第五源漏掺杂区206表面形成第五轻掺杂区(图中未标出)；在所述第七源漏掺杂区273表面形成第七轻掺杂区(图中未标出)；在所述第九源漏掺杂区274表面形成第九轻掺杂区(图中未标出)；在所述第十一源漏掺杂区275表面形成第十一轻掺杂区(图中未标出)。

在本实施例中，所述第三轻掺杂区内具有第三轻掺杂离子，所述第三轻掺杂离子的导电类型与第一轻掺杂离子的导电类型相同；所述第五轻掺杂区内具有第五轻掺杂离子，所述第三轻掺杂离子的导电类型与第一轻掺杂离子的导电类型相反。所述第七轻掺杂区内具有第七轻掺杂离子，所述第九轻掺杂区内具有第九轻掺杂离子，所述第十一轻掺杂区内具有第十一轻掺杂离子，所述第七请掺杂离子和第九轻掺杂离子与第一轻掺杂离子的导电类型相同，所述第十一轻掺杂离子与第一掺杂离子的导电类型相反。

当器件的电流由第一纳米柱201顶部流入第一纳米柱201底部时，所述第一源漏掺杂区203和第一轻掺杂区207决定电流的大小；当器件的电流由第二纳米柱202顶部流入第二纳米柱202底部时，所述第三源漏掺杂区205和第三轻掺杂区决定电流的大小；当器件的电流由第三纳米柱202顶部流入第三纳米柱203底部时，所述第五源漏掺杂区206和第三轻掺杂区决定电流的大小；当器件的电流由第四纳米柱271顶部流入第四纳米柱271底部时，所述第七源漏掺杂区273和第七轻掺杂区决定电流的大小；当器件的电流由第五纳米柱271顶部流入第五纳米柱271底部时，所述第九源漏掺杂区274和第九轻掺杂区决定电流的大小；当器件的电流由第六纳米柱272顶部流入第六纳米柱272底部时，所述第十一源漏掺杂区275和第十一轻掺杂区决定电流的大小。

请参考图5，形成所述第一轻掺杂区207之后，在所述第三隔离层253表面形成栅极结构膜208，所述栅极结构膜208环绕第一纳米柱201、第二纳米柱202、第三纳米柱203、第四纳米柱270、第五纳米柱271和第六纳米柱272。

所述栅极结构膜208的形成方法包括：在所述第三隔离层253和纳米柱201表面形成界面层(图中未示出)；在所述界面层表面形成栅介质层(图中未示出)；在所述栅介质层上形成栅极膜。

所述界面层的材料包括氧化硅。所述界面层的材料包括化学气相沉积工艺或者物理气相沉积工艺。

所述界面层用于提高后续栅介质层与纳米柱201的界面态。

所述栅介质层的材料为高介电常数材料，在本实施例中，所述栅介质层的材料包括氧化铪。在其他实施例中，所述栅介质层的材料包括：la2o3、hfsion、hfalo2、zro2、al2o3或hfsio4。

所述栅介质层的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

所述栅极膜的材料包括金属。在本实施例中，所述栅极膜的材料为钨。在其他实施例中，所述栅极膜的材料包括：铝、铜、钛、银、金、铅或者镍。

请参考图6，去除部分第一区a栅极结构膜208，暴露出部分第一纳米柱201的部分侧壁和顶部表面，形成环绕第一纳米柱201的第一栅极结构209。

去除部分栅极结构膜208的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

还包括：去除部分第二区b的栅极结构膜208，暴露出部分第二纳米柱202的部分侧壁和顶部表面，形成环绕第二纳米柱202的第二栅极结构(图中未标出)；去除部分第三区c的栅极结构膜208，暴露出部分第三纳米柱203的部分侧壁和顶部表面，形成环绕第三纳米柱203的第三栅极结构(图中未标出)；去除部分第四区d的栅极结构膜208，暴露出部分第四纳米柱270的部分侧壁和顶部表面，形成环绕第四纳米柱270的第四栅极结构(图中未标出)；去除部分第五区e的栅极结构膜208，暴露出部分第五纳米柱271的部分侧壁和顶部表面，形成环绕第五纳米柱271的第五栅极结构(图中未标出)；去除部分第六区f的栅极结构膜208，暴露出部分第六纳米柱272的部分侧壁和顶部表面，形成环绕第六纳米柱272的第六栅极结构(图中未标出)。

在本实施例中，所述第一栅极结构209、第二栅极结构、第三栅极结构、第四栅极结构、第五栅极结构和第六栅极结构同时形成。在其他实施例中，所述第一栅极结构、第二栅极结构、第三栅极结构、第四栅极结构、第五栅极结构和第六栅极结构不同时形成。

请参考图7，在所述第一栅极结构209、第二栅极结构和第三栅极结构表面、第四栅极结构、第五栅极结构和第六栅极结构表面形成第二隔离层254，所述第二隔离层254暴露出部分第一纳米柱201的顶部表面；形成所述第二隔离层254之后，在所述第一纳米柱201顶部形成第二源漏掺杂区211。

所述第二源漏掺杂区211的形成工艺包括第二离子注入工艺，所述第二离子注入工艺包括第二掺杂离子，

当器件的电流由第一纳米柱201底部流入第一纳米柱201顶部时，所述第二源漏掺杂区211决定电流的大小。

所述第二源漏掺杂区211与第一源漏掺杂区204通过两步工艺分别形成，使得第一源漏掺杂区204与第二源漏掺杂区211的体积不完全相同。

还包括：在所述第二纳米柱202顶部形成第四源漏掺杂区212；在所述第三纳米柱203顶部形成第六源漏掺杂区213；在所述第三纳米柱270顶部形成第八源漏掺杂区260；在所述第四纳米柱271顶部形成第十源漏掺杂区261；在所述第六纳米柱272顶部形成第十二源漏掺杂区262。

所述第四源漏掺杂212区内具有第四掺杂离子，所述第四掺杂离子与第二掺杂离子的导电类型相同；所述第六源漏掺杂区213内具有第六掺杂离子，所述第六掺杂离子与第二掺杂离子的导电类型相反。所述第八源漏掺杂260区内具有第八掺杂离子，所述第十源漏掺杂261区内具有第十掺杂离子，所述第八掺杂离子与第二掺杂离子的导电类型相同，所述第十掺杂离子与第二掺杂离子相同；所述第十二源漏掺杂区262内具有第十二掺杂离子，所述第十二掺杂离子与第二掺杂离子的导电类型相反。

在本实施例中，所述第二源漏掺杂离子为n型离子，则所述第四掺杂离子为n型离子，所述第六掺杂离子为p型离子。

在其他实施例中，所述第二源漏掺杂离子为p型离子，则所述第四掺杂离子为p型离子，所述第六掺杂离子为n型离子。

请参考图8，在第三隔离层和第二源漏掺杂区211表面形成第一介质层255；在所述第一介质层255内形成第一开口(图中未示出)，所述第一开口底部暴露出第二源漏掺杂区211的顶部表面；在所述第一开口内形成第一电极214。

所述第一介质层255的材料包括氧化硅、氮氧化硅或者低k介电常数。

所述第一介质层255的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

所述第一开口的形成工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一电极214的形成方法包括：在所述第一开口内和第一介质层255表面形成第一电极膜；平坦化所述第一电极膜，直至暴露出第一介质层255的顶部表面，在所述第一开口内形成第一电极214。

所述第一电极膜的材料为金属，所述第一电极膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

平坦化所述第一电极膜的工艺包括化学机械研磨工艺。

还包括：在所述第四源漏掺杂区212顶部形成第二电极(图中未标出)；在所述第六源漏掺杂区213顶部形成第三电极(图中未标出)，所述第三电极与第二电极被第一介质层255隔开；还包括在所述第八源漏掺杂区260表面形成第四电极290；在所述第十源漏掺杂区261和第十二源漏掺杂区262表面形成第五电极291。

形成所述第二电极和第三电极之后，还包括：在所述第一电极214和第二电极之间进行切断处理。

在本实施例中，形成所述第四电极290和第五电极291之后，还包括：在所述第四电极290和第五电极291之间进行切断处理；在所述第四区d基底200与第五区e基底200之间进行切断处理；在所述第五区e基底200与第六区f基底200之间进行切断处理，所述方法有利于构建静态随机存储器。

相应的，本发明还提供一种采用上述方法形成的半导体器件。

图9是本发明半导体器件工作时的结构示意图；图10是本发明半导体器件的电路图。

本发明还提供一种上述半导体器件的工作方法，请参考图9和图10，包括：

在所述第二源漏掺杂区211接第一位线bl信号；

所述第一栅极结构209接字线wl信号。

半导体器件还包括：第二区b基底200，所述第二区b基底200表面具有第二纳米柱202，所述第二纳米柱202垂直于基底200表面；位于所述第二纳米柱202底部和部分第二区b基底200内的第三源漏掺杂区205，所述第三源漏掺杂区205与第一源漏掺杂区204电连接；环绕第二纳米柱202的第二栅极结构，所述第二栅极结构位于第三源漏掺杂区205上；位于所述第二纳米柱202顶部的第四源漏掺杂区212，所述第四源漏掺杂区212位于第二栅极结构上；所述工作方法还包括：所述第四源漏掺杂区212接公共电压电源vss。

半导体器件还包括：第三区c基底200，所述第三区c基底200表面具有第三纳米柱203，所述第三纳米柱203垂直于基底200表面；位于所述第三纳米柱203底部和部分第三区c基底200内的第五源漏掺杂区206，所述第五源漏掺杂区206与第三源漏掺杂区205电连接；环绕第三纳米柱203的第三栅极结构，所述第三栅极结构位于第五源漏掺杂区206上；位于所述第三纳米柱203顶部的第六源漏掺杂区213，所述第六源漏掺杂区213位于第三栅极结构上；所述工作方法还包括：所述第六源漏掺杂区213接工作电压电源vdd。

半导体器件还包括：第四区d基底200，所述第四区d基底200表面具有第四纳米柱270，所述第四纳米柱270垂直于基底200表面；位于所述第四纳米柱270底部和部分基底200第四区d内的第七源漏掺杂区273；环绕第四纳米柱270的第四栅极结构，所述第四栅极结构位于第七源漏掺杂区273上；位于所述第四纳米柱270顶部的第八源漏掺杂区260，所述第八源漏掺杂区260位于第四栅极结构上；所述工作方法还包括：第八源漏掺杂区260接第二位线blb；所述第五栅极结构接所述字线wl。

半导体器件还包括：第五区e基底200，所述第五区e基底200表面具有第五纳米柱271，所述第五纳米柱271垂直于基底200表面；位于所述第五纳米柱271底部和部分第五区部分基底200内的第九源漏掺杂区274；环绕第五纳米柱271的第五栅极结构，所述第五栅极结构位于第九源漏掺杂区274上；位于所述第五纳米柱271顶部的第十源漏掺杂区261，所述第十源漏掺杂区261位于第五栅极结构上；所述工作方法还包括：所述第五区基底与第四区基底隔离；所述第九源漏掺杂区274接公共电压电源vss。

半导体器件还包括：第六区f基底200，所述第六区f基底200表面具有第六纳米柱272，所述第六纳米柱272垂直于基底200表面；位于所述第六纳米柱272底部和部分第六区f基底200内的第十一源漏掺杂区275；环绕第六纳米柱272的第六栅极结构，所述第六栅极结构位于第十一源漏掺杂区275上；位于所述第六纳米柱顶部的第十二源漏掺杂区262，所述第十二源漏掺杂区262位于第六栅极结构上；所述工作方法还包括：所述第六区基底与第五区基底隔离；所述第十源漏掺杂区261与第十二源漏掺杂区262连接；所述第十一源漏掺杂区275接工作电压电源vdd。

所述第一栅极结构209、第一源漏掺杂区204和第二源漏掺杂区211构成第一传输晶体管pg1；所述第二栅极结构、第三源漏掺杂区205和第四源漏掺杂区212构成第一下拉晶体管pd1；所述第三栅极结构、第五源漏掺杂区206和第六源漏掺杂区213构成第一上拉晶体管pu1；所述第四栅极结构、第七源漏掺杂区273和第八源漏掺杂区260构成第二传输晶体管pg2；所述第五栅极结构、第九源漏掺杂区274和第十源漏掺杂区261构成第二下拉晶体管pd2；所述第六栅极结构、第十一源漏掺杂区275和第十二源漏掺杂区262构成第二上拉晶体管pu2。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。