半导体器件及其制造方法与流程

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术：

igbt(绝缘栅双极型晶体管)结合了mosfet(金属-氧化物半导体场效应晶体管)结构以及双极型晶体管的工作机理，在功率半导体领域，igbt结构的提出实现了高耐压与低损耗共存，在目前的中大功率应用领域，尤其是1000v以上的应用场合，igbt具有很强的性能优势。

传统的igbt在关断时，需要消耗一定时间来完成从漂移区抽取集电层曾注入的少数载流子，导致关断时间显著增加，因此限制了igbt的工作频率。此外，igbt正向导通时的导通压降较大。

因此，亟需一种新的改进的半导体器件。

技术实现要素：

本发明实施例提供一种半导体器件，旨在减短关断时间，降低导通压降，提高电导调制效果。

第一方面，本发明实施例提供一种半导体器件，包括：外延层，具有相对的第一表面和第二表面；基区，由第一表面向外延层内部延伸成型；发射区，由第一表面向基区内部延伸成型；盲孔，形成在外延层内，盲孔由第二表面向外延层内部凹陷成型；集电区，围绕盲孔设置在外延层的与盲孔侧壁和底面对应的区域；第二集电极，设置于盲孔的朝向自身中空部的表面；第一集电极，设置于第二表面，第二集电极与第一集电极电连接。

根据本发明实施例的一个方面，盲孔为多个，多个盲孔之间间隔分布且对应盲孔的集电区之间互不重叠。

根据本发明实施例的一个方面，多个盲孔构成一个或多个盲孔组，每个盲孔组中的多个盲孔之间紧密相邻。

根据本发明实施例的一个方面，盲孔组中多个盲孔的深度自中间向周侧依次对称递减。

根据本发明实施例的一个方面，盲孔组中多个盲孔的深度从一侧向其他侧依次递减。

根据本发明实施例的一个方面，盲孔组之间的间距至少大于盲孔组中相邻盲孔之间的最大间距。

根据本发明实施例的一个方面，第一集电极与第二集电极之间通过电连接结构形成电连接，电连接结构的一部分填充至盲孔内且另一部分铺设于第一集电极上。

根据本发明实施例的一个方面，第一集电极与第二表面形成肖特基接触或欧姆接触，第二集电极与盲孔的侧壁和底面形成欧姆接触。

根据本发明实施例的一个方面，半导体器件还包括：发射极，在第一表面相接于基区和发射区；栅极氧化层和栅电极，至少部分依次层叠设置于第一表面。

根据本发明实施例的一个方面，外延层为第一导电类型，基区为导电类型与第一导电类型相反的第二导电类型，发射区为第一导电类型，集电区为第二导电类型。

第二方面，本发明实施例提供一种半导体器件制造方法，包括：提供外延层，外延层具有相对的第一表面和第二表面；由第一表面向外延层内部延伸形成基区；由第一表面向基区内部延伸形成发射区；在外延层内形成盲孔，盲孔由第二表面向外延层内部凹陷成型；围绕盲孔在外延层的与盲孔侧壁和底面对应的区域设置集电区；在盲孔的朝向自身中空部的表面设置第二集电极；在第二表面设置第一集电极，第二集电极与第一集电极电连接。

根据本发明实施例的一个方面，通过等离子干法刻蚀形成盲孔。

根据本发明实施例的一个方面，在外延层的与盲孔侧壁和底面对应的区域以通过倾斜一定角度旋转注入离子的形式形成集电区。

根据本发明实施例的半导体器件，在外延层的与发射区相对的第二表面形成盲孔，并围绕盲孔设置集电区和第二集电极，并在第二表面设置与第二集电极电连接的第一集电极，使得集电区的pn结深度提高，减少了少数载流子漂移路径，显著提高少数载流子注入效率，具有更好的电导调制效果。并且集电区分散分布于外延层的表面，相比完全占满第二表面区域，有效减少少数载流子注入，半导体器件关断时拖尾电流更小，关断时间更短，关断速度更快。

附图说明

下面将参照附图对非限制性实施例进行更详细描述，其中，相同或相似的附图标记表示相同或相似的特征。

图1是本发明实施方式的半导体器件的一个实施例的单个元胞的剖面示意图；

图2是本发明实施方式的半导体器件的另一个实施例的单个元胞的剖面示意图；

图3a-c是图2的半导体器件的中盲孔200分布的示意图；

图4是本发明实施方式的半导体器件的正向导通曲线示意图；

图5本发明实施方式的半导体器件制造方法的示意流程图。

附图标记说明：

20-外延层

200-盲孔；

201-电连接结构；

202-第一集电极；

203-集电区；

204-第二集电极；

205-漂移区；

206-基区；

207-发射区；

208-栅极氧化层；

209-栅电极；

210-发射极。

具体实施方式

下面将详细描述本发明的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本发明的全面理解。但是，对于本领域技术人员来说很明显的是，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明的更好的理解。在附图和下面的描述中，至少部分的公知结构和技术没有被示出，以便避免对本发明造成不必要的模糊；并且，为了清晰，部分结构的尺寸并不是按照实际比例示出。此外，下文中所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。

下述描述中出现的方位词均为图中示出的方向，并不是对本发明的实施例的具体结构进行限定。在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“安装”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以间接相连。对于本领域的普通技术人员而言，可视具体情况理解上述术语在本发明中的具体含义。

为了更好地理解本发明，下面参照图1至图3对根据本发明实施例的半导体器件进行详细描述。

本发明实施例提供一种半导体器件，图1示出本发明实施方式的半导体器件的一个实施例的单个元胞的剖面示意图。

一种半导体器件可以包括外延层20、基区206、发射区207、盲孔200、集电区203、第一集电极202、第二集电极204。外延层20为第一导电类型，且外延层20可以是但不限于硅(si)半导体材料、碳化硅(sic)半导体材料。外延层20具有相对的第一表面和第二表面。基区206由第一表面向外延层20内部延伸成型。多个基区206之间间隔设置。基区206为第二导电类型。第二导电类型的导电类型与第一导电类型相反。发射区207由第一表面向基区206内部延伸成型。发射区207为第一导电类型。每个基区206中可以对应有两个或更多个发射区207。在一个实施例中，每个基区206中对应有两个发射区207，该两个发射区207间隔设置。在一些实施方式中，外延层20中基区206与集电区203之间可以设置有漂移区205。漂移区205可以是外延层20中除基区206、发射区207和集电区203的区域。漂移区205为第一导电类型。

根据本发明实施例的半导体器件，盲孔200形成在外延层20内，盲孔200由第二表面向外延层20内部凹陷成型。即盲孔200形成在漂移区205。盲孔200具有侧壁和底面，且具有中空部。盲孔200的横截面形状可以是但不限于圆形、椭圆形或多边形。优选地，盲孔200的横截面形状为圆形或正多边形。在一个实施例中，盲孔200朝向第一表面垂直延伸。

集电区203围绕盲孔200设置在外延层20的与盲孔200侧壁和底面对应的区域。集电区203大体沿盲孔200的表面形状分布。集电区203自盲孔200侧壁和底面在外延层20内具有一定的厚度，且该厚度优选为均匀的。集电区203为第二导电类型。。集电区203围绕盲孔200设置，且盲孔在外延层20内具有一定深度，使得集电区203与漂移区205构成的pn结深度更深，减少了集电区203向漂移区注入的少数载流子漂移路径，显著提高少数载流子注入效率，从而根据本发明的半导体器件具有更好的电导调制效果。根据本发明实施例的半导体器件，在外延层20的与发射区207相对的第二表面形成盲孔200，并围绕盲孔200设置集电区203，使得集电区203的pn结深度提高，减少了少数载流子漂移路径，显著提高少数载流子注入效率，具有更好的电导调制效果。并且集电区203在外延层20的表面分散分布，相比完全占满第二表面区域，有效减少少数载流子注入，根据本发明实施例的半导体器件关断时拖尾电流更小，关断时间更短，关断速度更快。

参阅图2，图2示出本发明实施方式的半导体器件的另一个实施例的单个元胞的剖面示意图。在一些实施例中，盲孔200的数量为多个，多个盲孔200之间间隔分布。多个盲孔200中的每一个都对应设置有集电区203，且对应盲孔200的集电区203之间互不重叠。

多个盲孔200之间可以是均匀间隔分布。在一些实施例中，多个盲孔200构成一个或多个盲孔组，每个盲孔组中对应有一个或多个盲孔200。具体地，多个盲孔200构成2个以上盲孔组，每个盲孔组对应有3个以上盲孔200。在一个实施例中，每个盲孔组中的多个盲孔200的横截面形状可以相同。每个盲孔组中的多个盲孔200可以为线性排列，例如沿直线或曲线排列。在另一个实施例中，每个盲孔组中的多个盲孔200可以为阵列排布，例如以行列方式排布，或以中心点-辐射线状排布。每个盲孔组中的多个盲孔200之间紧密相邻。具体地，每个盲孔组中相邻的盲孔200之间的间距可以小于盲孔200的直径，或小于该两个相邻盲孔200的直径的和。盲孔组之间的间距至少大于盲孔组中相邻盲孔200之间的最大间距。盲孔组之间可以线性排列，例如沿直线或曲线排列。盲孔组之间还可以为阵列排布，例如以行列方式排布，或以中心点-辐射线状排布。

盲孔组中多个盲孔200的深度可以相同。在另一些实施例中，盲孔组中多个盲孔200的深度不同。在一个具体的实施例中，盲孔组中多个盲孔200的深度自中间向周侧依次对称递减。在盲孔200为线性排列的实施例中，盲孔组中多个盲孔200的深度自中间相两侧依次对称递减。若盲孔组中盲孔200为奇数个，则其中中间一个盲孔200的深度最深，最两侧的盲孔200的深度最浅。若盲孔组中盲孔200为偶数个，则其中中间两个盲孔200的深度最深。在盲孔200为阵列排列的实施例中，该阵列中心点或中心区域的盲孔200最深，最周侧的盲孔200最浅。

在另一个具体的实施例中，盲孔组中多个盲孔200的深度从一侧向其他侧依次递减。在盲孔200为线性排列的实施例中，盲孔组中一侧的一个盲孔200的深度最深，另一侧的盲孔200的深度最浅。在盲孔200为阵列排列的实施例中，该阵列的一侧可以为阵列的一个边侧，也可以是一个点侧。阵列的一个边侧或点侧的盲孔200的深度最深，则相对的另一个边侧或点侧的盲孔200的深度最浅。

图3a-c是图2的半导体器件的中盲孔200分布的示意图。图3a中，盲孔组为4组，每个盲孔组中有3个盲孔200。盲孔组之间成阵列排布，盲孔组中盲孔200成阵列排布。盲孔200的横截面形状为正六边形。图3b中，盲孔组为4组，每个盲孔组中有4个盲孔200。盲孔组之间成阵列排布，盲孔组中盲孔200成阵列排布。盲孔200的横截面形状为正方形。图3c中，盲孔组为2组，每个盲孔组中有5个盲孔200。盲孔组之间成线性排列，盲孔组中盲孔200成阵列排布。盲孔200的横截面形状为圆形。

根据本发明实施例的半导体器件，多个盲孔200的深度不同，集电区203可以更早的、逐次的开启向漂移区注入少数载流子，从而更早、更平缓的提升正向导通电流能力。

可以理解是，每个阵列组中盲孔200的排布可以相同，也可以不同。

第二集电极204设置于盲孔200的朝向自身中空部的表面。即第二集电极204均匀设置于盲孔200的侧壁和壁面。且第二集电极204在一个盲孔200的侧壁和壁面上为连续分布。第二集电极204为金属材质，可以是但不限于金、银、铜等。第一集电极202设置于第二表面，具体地为均匀地敷设于第二表面的除盲孔200的区域。第一集电极202为金属材质，可以是但不限于金、银、铜等。第二集电极204与第一集电极202电连接。具体地，第二集电极204与第一集电极202之间短路连接。

在一些实施例中，第一集电极202与第二集电极204之间通过电连接结构201形成电连接，电连接结构201的一部分填充至盲孔200内且另一部分铺设于第一集电极202上。电连接结构201可以为一层或多层复合的加厚金属层，电连接结构201的材料可以是但不限于金、银、铜等。第二集电极204通过电连接结构201与第一集电极202短路连接。

在一些实施例中，第二集电极204与盲孔200的侧壁和底面形成欧姆接触。在一些实施例中，第一集电极202与第二表面形成肖特基接触，以进一步减小根据本发明实施例的半导体器件的少数载流子注入的开启电压。在另一些实施例中，第一集电极202与第二表面形成欧姆接触，以进一步减小根据本发明实施例的半导体器件低电流下的导通压降。

在一些实施例中，半导体器件还包括：发射极210、栅极氧化层208和栅电极209。发射极210在第一表面相接于基区206和发射区207。栅极氧化层208和栅电极209中的至少一部分依次层叠设置于第一表面。在一个具体的实施例中，栅极氧化层208和栅电极209依次层叠设置于第一表面，构成平面栅布局。具体地，栅极氧化层208设置于第一表面，栅电极209叠设于栅极氧化层208上。在另一个具体的实施例中，栅极氧化层208和栅电极209中的一部分依次层叠设置于第一表面，栅极氧化层208和栅电极209中的另一部分设置于外延层20内，且栅电极209通过栅极氧化层208与外延层20隔开，构成沟槽栅布局。

在一些实施例中，第一导电类型为p型，而第二导电类型为n型。在另一些实施例中，第一导电类型为n型，而第二导电类型为p型。在第一导电类型为p型的实施例中，外延层20可以是硅(si)半导体材料或碳化硅(sic)半导体材料，优选为碳化硅(sic)半导体材料。在第一导电类型为n型的实施例中，外延层20可以是硅(si)半导体材料或碳化硅(sic)半导体材料，优选为硅(si)半导体材料。

根据本发明实施例的半导体器件，在正向导通时，只需极低的正向偏置电压，第一集电极202率先导通，随着电流增加，由于盲孔200深度较深，每组内盲孔200间距较窄，盲孔200的底面处漂移区205与盲孔200开口附近的漂移区205之间的电阻较大从而其间电压降很快大于pn结正向偏置开启电压，从而集电区203也会正向导通，向漂移区205注入少数载流子，形成电导调制，从而形成较低的导通压降。

参阅图4，图4示出了本发明实施方式的半导体器件的正向导通曲线示意图。图4中示出材料为碳化硅的本发明实施方式的半导体器件，其中实线表示本发明实施方式的半导体器件的正向导通曲线，点虚线表示mosfet的正向导通曲线，虚线表示igbt的正向导通曲线。在正向导通小电流时，根据本发明实施例的半导体器件可在施加极低正向电压时即可开启导通，同时具备较高的开关速度。在正向导通大电流时，随着集电区203的少数载流子的注入，根据本发明实施例的半导体器件也仍然可以具有较低的正向导通压降，同时也具备较高的开关速度。

下面参照图5对根据本发明实施例的半导体器件制造方法进行详细描述。

本发明实施例提供一种半导体器件制造方法，图5示出了本发明实施方式的半导体器件制造方法的示意流程图，包括以下步骤：

s101：提供外延层20，外延层20具有相对的第一表面和第二表面；

s102：由第一表面向外延层20内部延伸形成基区206；

s103：由第一表面向基区206内部延伸形成发射区207；

s104：在外延层20内形成盲孔200，盲孔200由第二表面向外延层20内部凹陷成型；

s105：围绕盲孔200在外延层20的与盲孔200侧壁和底面对应的区域设置集电区203；

s106：在盲孔200的朝向自身中空部的表面设置第二集电极204；

s107：在第二表面设置第一集电极202，第二集电极204与第一集电极202电连接。

在一些实施例中，通过等离子干法刻蚀形成盲孔200。

在一些实施例中，在外延层20的与盲孔200侧壁和底面对应的区域以通过倾斜一定角度旋转注入离子的形式形成集电区203。优选地，旋转为360°旋转。通过对盲孔200盲孔倾斜注入离子并伴随旋转的方式，能够方便地形成均匀的集电区203。

下面以第一导电类型为p型为例详细描述本发明实施例提供的半导体器件制造方法。

首先，提供外延层20，外延层20为p型。

针对外延层20的第一表面对应的区域进行如下处理。在外延层20的第一表面对应的表层通过n型离子注入方式在特定区域形成n型基区206，多个基区206间隔设置；再通过p型离子注入方式在基区206内形成p型发射区207，一个基区206内的多个发射区207间隔设置；之后对基区206和发射区207进行高温退火激活；再在外延层20的第一表面的特定区域通过高温氧化形成栅极氧化层208，栅极氧化层208为绝缘膜；之后在栅极氧化层208上方依次淀积多晶硅、金属电极，以形成栅电极209；然后，在相邻两个发射区207以及之间的基区206上方通过溅射或者蒸发的方式形成发射极210。

针对外延层20的第一表面对应区域的工艺完成后，对外延层20的第一表面及对应区域进行保护并对外延层20的第二表面进行减薄处理，并完全去除第二表面处高掺杂的衬底部分。

针对外延层20的第二表面对应区域进行如下处理。

再通过等离子干法刻蚀的方式对外延层20的第二表面对应的表层进行刻蚀以形成盲孔200，并结合光刻工艺进行多步刻蚀，以形成深度呈现阶梯状分布的多个盲孔200。

之后通过大倾角的注入工艺对盲孔200区域进行离子注入，进行离子注入的同时外延层20完成360度旋转，以确保盲孔200的侧壁部分形成n型集电区203。

再通过激光退火方式对盲孔200的集电区203进行离子激活，之后在盲孔200的侧壁和底面溅射或蒸镀金属，以在盲孔200的侧壁和底面区域的集电区203形成欧姆接触的第二集电极204。

之后在外延层20的第二表面的非盲孔200区域通过溅射或者蒸镀的方式覆盖金属，并通过激光退火方式形成肖特基接触或者欧姆接触的第一集电极202。

再对盲孔200区域内和外延层20的第二表面通过蒸镀一层或多层加厚金属(201)的方式将填充盲孔200并覆盖外延层20的第二表面的非盲孔200区域，形成电连接结构201，以将第一集电极202和第二集电极204进行短路连接。

可以理解是，上述实施例示出为平面栅布局，在另一些实施例中还可以形成或部分形成为沟槽栅布局。并且上述实施例示出为外延层20为p型在另一些实施例中外延层20还可以为n型，并且其他区域的导电类型也做适应性对应。盲孔200工艺后形成的盲孔200可以是根据本发明实施例的半导体器件的任意实施例中的盲孔200。

根据本发明实施例的半导体器件制造方法，通过结合光刻工艺进行多步刻蚀以形成深度呈现阶梯状分布的多个盲孔200，并通过大倾角的注入工艺对盲孔200区域进行离子注入，进行离子注入的同时外延层20完成360度旋转，以确保盲孔200的侧壁部分形成n型集电区203，能够方便地形成根据本发明实施例的半导体器件，且形成的根据本发明实施例的半导体器件集电区203的pn结深度提高，减少了少数载流子漂移路径，显著提高少数载流子注入效率，具有更好的电导调制效果。并且集电区203分散分布于外延层20的表面，相比完全占满第二表面区域，有效减少少数载流子注入，根据本发明实施例的半导体器件关断时拖尾电流更小，关断时间更短，关断速度更快。

应当理解，说明书对于本发明的具体实施方式的描述是示例性的，而不应当解释为对于本发明保护范围的不当限制。本发明的保护范围由其权利要求限定，并涵盖落入其范围内的所有实施方式及其明显的等同变例。