半导体结构及其形成方法与流程

[0001]
本发明是关于一种半导体技术，特别是关于具有化合物半导体层的半导体结构及其形成方法。


背景技术：

[0002]
氮化镓系(gan-based)半导体材料具有许多优秀的材料特性，例如高抗热性、宽能隙(band-gap)、高电子饱和速率。因此，氮化镓系半导体材料适合应用于高速与高温的操作环境。近年来，氮化镓系半导体材料已广泛地应用于发光二极体(light emitting diode，led)元件、高频率元件，例如具有异质界面结构的高电子迁移率晶体管(high electron mobility transistor，hemt)。
[0003]
然而，在薄型化的高电子迁移率晶体管(hemt)元件的运作中，若施加高电压，容易使得耗尽区扩张而藉由外延层下方的硅基板导通，进而造成基板击穿(substrate breakdown)。在现有技术中，高电子迁移率晶体管元件的薄型化与击穿电压(break down)之间难以取得良好的平衡。
[0004]
随着氮化镓系半导体材料的发展，这些使用氮化镓系半导体材料的半导体装置应用于更严苛工作环境中，例如更高频、更高温或更高电压。因此，具有氮化镓系半导体材料的半导体装置仍需进一步改善来克服所面临的挑战。


技术实现要素：

[0005]
本发明的一些实施例提供一种半导体结构，包含：具有沿着一第一方向延伸的多个第一沟槽的基板结构、位于此基板结构上的成核层、位于此成核层上的化合物半导体层、位于此化合物半导体层上的栅极、以及位于此化合物半导体层上且位于此栅极的两侧的源极及漏极。
[0006]
本发明的一些实施例提供一种半导体结构的形成方法，包含：提供基板结构；执行蚀刻步骤以形成沿着第一方向延伸的多个第一沟槽于此基板结构中；顺应形成成核层于此基板结构上；形成化合物半导体层于此成核层上；以及形成栅极、源极及漏极于此化合物半导体层上，其中此源极及此漏极位于此栅极的两侧。
[0007]
本发明提供的半导体结构可有效阻挡在半导体结构的主动区中空间电荷的垂直扩张，避免空间电荷延伸至基板结构中的导电层而导通所造成的基板击穿，进而提升击穿电压，以允许薄型化的半导体结构应用于高电压操作。
附图说明
[0008]
以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
[0009]
图1至图7是根据本发明的一些实施例，绘示出形成半导体结构在各个阶段的剖面
示意图。
[0010]
图8a是根据本发明的一些实施例，绘示出例示性半导体结构的剖面示意图。
[0011]
图8b是根据本发明的其他实施例，绘示出例示性半导体结构的剖面示意图。
[0012]
图8c是根据本发明的其他实施例，绘示出例示性半导体结构的剖面示意图。
[0013]
图8d是根据本发明的其他实施例，绘示出例示性半导体结构的剖面示意图。
[0014]
图9a是根据本发明的一些实施例，绘示出例示性半导体结构的上视图。
[0015]
图9b是根据本发明的其他实施例，绘示出例示性半导体结构的上视图。
[0016]
附图标记：
[0017]
100、100a、100b、100c、100d～半导体结构
[0018]
110～基板结构
[0019]
111～基底
[0020]
112～绝缘层
[0021]
113～硅层
[0022]
114、114a、114b、114c、114d、914～沟槽
[0023]
120～成核层
[0024]
130～化合物半导体层
[0025]
131～缓冲层
[0026]
131a～第一缓冲层
[0027]
131b～第二缓冲层
[0028]
132～通道层
[0029]
133～阻障层
[0030]
134～盖层
[0031]
140～掺杂化合物半导体层
[0032]
150～栅极
[0033]
160～源极
[0034]
170～漏极
[0035]
701～载流子通道
[0036]
801～介电材料
[0037]
901～刻痕
[0038]
a-a
’
～剖面
[0039]
a～方向
[0040]
d1、d2、d3、d4～深度
[0041]
op～开口
[0042]
s～间距
[0043]
sc～空间电荷
[0044]
w～宽度
具体实施方式
[0045]
以下提供了各种不同的实施例或范例，用于实施所提供的半导体结构的不同元
件。叙述中若提及第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本发明实施例可能在许多范例中使用重复的元件符号。这些重复仅是为了简化和清楚的目的，而非代表所讨论各种实施例及/或配置之间有特定的关系。
[0046]
再者，空间上的相关用语，例如“上方的”、“下方的”、“在
……
上方”、“在
……
下方”及类似的用词，除了包含图式绘示的方位外，也包含使用或操作中的装置的不同方位。当装置被转向至其他方位时(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。
[0047]
在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
[0048]
虽然所述的一些实施例中的部件以特定顺序描述，这些描述方式亦可以其他合逻辑的顺序进行。本发明实施例中的半导体结构可加入其他的部件。在不同实施例中，可替换或省略一些部件。
[0049]
本发明实施例所提供的半导体结构包含了形成在化合物半导体层下方的基板结构中沿着特定方向延伸的多个沟槽。藉由上述沟槽的配置，可在半导体结构的主动区中空间电荷(space charge)垂直扩张(vertical expansion)延伸至基板结构中的导电层(例如硅层)时形成断面(hiatus)，使基板横向不导通以避免基板击穿(substrate breakdown)，进而提升击穿电压(breakdown voltage)，以允许薄型化的半导体结构应用于高电压操作。
[0050]
图1至图7是根据本发明的一些实施例，说明形成图7所示的半导体结构100在各个阶段的剖面示意图。参照图1，提供基板结构110。在一些实施例中，基板结构110为绝缘体上覆硅(silicon on insulator，soi)基板，其包含基底111、形成在基底111上的绝缘层112、以及形成在绝缘层112上的硅层113。在其他实施例中，基板结构110也可为块体硅基板(bulk silicon substrate)(未绘示)。在一些实施例中，基板结构110也可为qst
tm
基板；在此，qst
tm
基板是指美国qromis technology,inc.所生产的基板。
[0051]
在一些实施例中，基底111可为掺杂的(例如以p型或n型掺杂物进行掺杂)或未掺杂的半导体基底，例如硅基底、硅锗基底、砷化镓基底或类似的半导体基底。在其他实施例中，基底111可为陶瓷基底，例如氮化铝(aln)基底、碳化硅(sic)基底、氧化铝基底(al
2
o
3
)(或称为蓝宝石(sapphire)基底)或其他类似的基底。在一些实施例中，基底111的厚度可在约300微米至约1200微米的范围，例如约750微米。
[0052]
设置于基底111上的绝缘层112是在高温具有良好热稳定性高品质的膜层。在一些实施例，绝缘层112是例如由四乙氧基硅烷(tetraethoxysilane，teos)所制得的高品质氧化硅绝缘层。在其他实施例中，绝缘层112是藉由离子增强化学汽相沉积(plasma-enhanced chemical vapor deposition，pecvd)所形成的介电层，例如氧化硅、氮化硅、氮氧化硅、碳化硅、其他类似材料或前述的组合。根据本发明一些实施例，绝缘层112可提供较高品质的表面以利于后续将半导体结构的其他膜层形成在其表面上。在一些实施例中，绝缘层112的厚度可在约0.5微米至约3微米的范围，例如约2微米。
[0053]
根据本发明一些实施例，设置于绝缘层112上的硅层113的顶表面包含(111)硅晶
面或(110)硅晶面。具体而言，本发明所属技术领域中技术人员可理解的是，晶体半导体材料(例如硅)包含以三维结构排列的多个原子，且这样的三维结构包含多个面，且每一面具有各自以米勒指数(miller index)表示的晶体取向。另一方面，在基板结构110为块体硅基板的实施例中，基板结构110的顶面包含(111)硅晶面或(110)硅晶面。
[0054]
接着，参照图2，执行图案化工艺以形成多个沟槽114于基板结构110(例如硅层113)中，其中图案化工艺可包含光刻(photolithography)工艺与蚀刻工艺。在一些实施例中，可藉由调整蚀刻工艺的条件(例如：蚀刻时间、蚀刻速率、蚀刻化学品的浓度等)来控制沟槽114的深度。光刻工艺可包含例如：光致抗蚀剂涂布(例如旋转涂布(spin-coating))、软烤(soft baking)、曝光图案、曝光后烘烤(post-exposure baking)、光致抗蚀剂显影、清洗及干燥(例如硬烤(hard baking))、其他适合的工艺、或上述的组合。上述蚀刻工艺可为湿式蚀刻工艺、干式蚀刻工艺、其他适当的蚀刻工艺(例如反应式离子蚀刻(reactive ion etching，rie))或上述的组合。在一些实施例中，藉由光刻工艺在基板结构110上形成图案化光致抗蚀剂层(未绘示)，通过图案化光致抗蚀剂层的多个开口(未绘示)对基板结构110执行蚀刻步骤以形成多个沟槽114于基板结构110中。
[0055]
继续参照图2并搭配参照图9a所绘示的例示性半导体结构的上视图。在一些实施例中。绘示于图2中的半导体结构100可对应于在图9a中所绘示的剖面a-a
’
。值得注意的是，为了简明地描述本发明的实施例并突显其特征，并未将半导体结构100的所有结构绘示于图9a中。在一些实施例中，如图9a所示，经由上述图案化工艺所形成于基板结构110中的多个沟槽114是沿着第一方向延伸。换句话说，在上视图中，多个沟槽114的长轴平行于上述的第一方向。根据本发明一些实施例，上述第一方向可为藉由柴式长晶法(czochralski process)或浮融长晶法(floating zone process)所形成的芯片在工艺中用于辨识晶体取向的刻痕(notch)的指向。根据本发明另一些实施例，上述第一方向可为硅层113的<1-10>晶体取向，并且刻痕901的指向可与硅层113的<1-10>晶体取向平行，但本发明实施例所提供的沟槽114的延伸方向并不以此为限。
[0056]
藉由上述在化合物半导体层下方的基板结构中沿着特定方向(例如刻痕指向及/或硅层113的<1-10>晶体取向)延伸的多个沟槽，可在半导体结构的主动区中空间电荷垂直扩张延伸至基板结构中的导电层(例如硅层)时形成断面，使基板结构横向不导通以避免基板击穿。
[0057]
继续参照图2并搭配参照图9b所绘示的例示性半导体结构的上视图。值得注意的是，为了简明地描述本发明的实施例并突显其特征，并未将半导体结构100的所有结构绘示于图9b中。在一些实施例中，上述图案化工艺可同时形成沿着第一方向延伸的多个沟槽114以及沿着不同于第一方向的第二方向延伸的多个沟槽914。如图9b所示，沟槽114的延伸方向(即第一方向)垂直于沟槽914的延伸方向(即第二方向)。然而，本发明实施例并不以此为限，第一方向与第二方向的夹角可根据产品设计进行调整，例如可为30度、45度、80度(未绘示)、或其他角度。
[0058]
藉由同时形成沿着第一方向延伸的多个第一沟槽114与沿着第二方向延伸的多个第二沟槽914，可更加有效阻挡在半导体结构的主动区中空间电荷的垂直扩张而延伸至基板结构中的导电层而导通，以避免造成基板击穿，并提升释放应力的效果。
[0059]
接着，参照图3，顺应形成成核层120于基板结构110(例如硅层113)上。在一些实施
例中，成核层120的材料可为氮化铝(aln)。在其他实施例中，成核层120可由其他半导体材料例如掺杂碳化硅(silicon carbide)(例如在碳化硅中掺杂氮或磷可以形成n型半导体，而掺杂铝、硼、镓或铍形成p型半导体)、三五族(iii-v)化合物半导体材料、或其他类似的材料来形成。在一些实施例中，成核层120可由外延成长工艺形成，例如金属有机化学汽相沉积(metal organic chemical vapor deposition，mocvd)、氢化物汽相外延法(hydride vapor phase epitaxy，hvpe)、分子束外延法(molecular beam epitaxy，mbe)、前述的组合或类似方法顺应形成于基板结构110上。
[0060]
值得注意的是，虽然图3仅绘示出形成于基板结构110的顶面上的成核层120，在一些实施例中，顺应形成于基板结构110上的成核层120亦可同时形成于沟槽114的侧壁表面(未绘示)，但成核层120形成在沟槽114的侧壁表面的厚度并不足以将沟槽填满，而能大致上维持沟槽114内的空隙体积。
[0061]
图4至图6是将化合物半导体层130形成于成核层120上的各个阶段的剖面示意图。在一些实施例中，化合物半导体层130可包含形成于成核层120上的缓冲层131、形成于缓冲层131上的通道层132、形成于通道层132上的阻障层133、以及形成于阻障层133上的盖层134。
[0062]
缓冲层131可减缓后续形成于缓冲层131上方的通道层132的应变(strain)，以防止缺陷形成于上方的通道层132中。应变是由通道层132与基板结构110不匹配造成。在一些实施例中，缓冲层131的材料可以是aln、gan、al
x
ga
1-x
n(其中0<x<1)、前述的组合、或其他类似的材料。缓冲层131可由外延成长工艺形成，例如金属有机化学汽相沉积(mocvd)、氢化物汽相外延法(hvpe)、分子束外延法(mbe)、前述的组合、或类似方法。根据本发明一些实施例，在剖面示意图中，经由外延成长工艺所形成的缓冲层131包含了依序堆迭于成核层120上的不连续膜层(例如第一缓冲层131a)以及连续膜层(例如第二缓冲层131b)。
[0063]
参照图4、图5，其绘示出将第一缓冲层131a与第二缓冲层131b外延成长于成核层120上的剖面示意图。在图4、图5中，第一缓冲层131a具有位于多个沟槽114上方的多个开口op而形成不连续膜层，其中开口op的宽度小于沟槽114的宽度，以利于接续形成的第二缓冲层131b在第一缓冲层131a上接合形成平整且连续的膜层。
[0064]
值得注意的是，在上述沟槽114的延伸方向(即第一方向)平行于硅层113的<1-10>晶体取向的实施例中，由于缓冲层131与基板结构110的晶格结构的特性，缓冲层131并无法外延成长于沟槽114的侧壁上，使得沟槽114内的空隙体积能够大抵维持原有的尺寸。然而，缓冲层131会在成核层120的顶面上进行侧向与向上成长，因而形成了逐渐密合但仍留有多个开口op的不连续的第一缓冲层131a，以及完全接合而形成平整且连续第二缓冲层131b。在其他实施例中，缓冲层131会快速侧向生长，而使不连续的第一缓冲层131a不存在，亦即不存在开口op(如后续图8a、图8b、图8c、图8d所绘示的缓冲层131)。
[0065]
在其他实施例中，则可藉由将介电材料沉积于沟槽114及/或沟槽914中并接续执行平坦化步骤，才进行外延成长缓冲层131的步骤，以避免缓冲层131的材料外延成长于沟槽114及/或沟槽914中。在一些实施例中，介电材料可包含例如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane，teos)、磷硅玻璃(phosphosilicate glass，psg)、硼磷硅酸盐玻璃(borophosphosilicate glass，bpsg)、低介电常数介电材料、及/或其他适合的介电材料。举例而言，可使用旋转涂布工艺(spin coating)、化学汽相沉积(cvd)、物理汽相
沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)、高密度离子化学汽相沉积(high density plasma cvd，hdpcvd)、其他合适的方法或前述的组合，将上述介电材料沉积于沟槽114及/或沟槽914中。
[0066]
根据上述实施例，利用设计沟槽的延伸方向平行于硅层113的<1-10>晶体取向，或者在沟槽的延伸方向不平行于硅层113的<1-10>晶体取向的情况下于沟槽中填入介电材料，使得后续在形成化合物半导体层130的同时，可大抵维持沟槽内的空隙体积，而能有效阻挡在半导体结构100的主动区中空间电荷的垂直扩张，避免空间电荷延伸至基板结构110或基板结构110中的导电层(例如硅层113)而导通所造成的基板击穿。
[0067]
接着，请参照图6，在一些实施例中，通道层132可为氮化镓(gan)层，而形成于通道层132上的阻障层133可为氮化镓铝(algan)层，其中氮化镓层与氮化镓铝层可具有掺杂物(例如n型掺杂物或p型掺杂物)或不具有掺杂物。形成于阻障层133之上的盖层134可为三五族(iii-v)化合物半导体材料，用来钝化材料表面，以显著抑制电流击穿效应并减小表面漏电流。通道层132、阻障层133、以及盖层134皆可由外延成长工艺形成，例如金属有机化学汽相沉积(mocvd)、氢化物汽相外延法(hvpe)、分子束外延法(mbe)、前述的组合或其他类似的方法。在一些实施例中，所形成的通道层132的厚度可在约10纳米至约1微米的范围，例如约0.4微米。阻障层133的厚度可在约5纳米至约30纳米的范围，例如约25纳米。盖层134的厚度可在约0.5纳米至约10纳米的范围，例如约2纳米。
[0068]
根据本发明一些实施例，二维电子气(two-dimensional electron gas，2deg)形成于通道层132与阻障层133之间的异质界面上，如后续图7所示的半导体结构100即是利用二维电子气(2deg)(或称为载流子通道701)作为导电载流子的高电子迁移率晶体管(high electron mobility transistor，hemt)。
[0069]
接着，参照图7，将栅极150形成于化合物半导体层130(例如盖层134)上，并将源极160与漏极170在栅极150的两侧，以形成半导体结构100。根据本发明一些实施例，半导体结构100为高电子迁移率晶体管(hemt)。在一些实施例中，栅极150与盖层134之间可包含可选的(optional)掺杂化合物半导体层140，其细节将在后续进一步描述。
[0070]
在一些实施例中，栅极150、源极160、以及漏极170的材料可为导电材料，例如金属、金属氮化物或半导体材料。在一些实施例中，金属可为金(au)、镍(ni)、铂(pt)、钯(pd)、铱(ir)、钛(ti)、铬(cr)、钨(w)、铝(al)、铜(cu)、类似材料、前述的组合或前述的多层结构。半导体材料可为多晶硅或多晶锗。上述的导电材料可藉由例如化学汽相沉积法(chemical vapor deposition，cvd)、溅射(sputtering)、电阻加热蒸镀法、电子束蒸镀法、或其它合适的沉积方式形成于盖层134上，再经由图案化工艺来形成栅极150、源极160、以及漏极170。
[0071]
根据本发明的一些实施例，在形成栅极150之前，可先形成掺杂化合物半导体层140于盖层134上，才接续将栅极150形成在掺杂化合物半导体层140上。藉由设置掺杂化合物半导体层140于栅极150与盖层134之间可抑制栅极150下方的二维电子气(2deg)的产生，以达成半导体装置100的常关状态。在一些实施例中，掺杂的化合物半导体层140的材料可以是以p型掺杂或n型掺杂的氮化镓(gan)。形成掺杂化合物半导体区140的步骤可包含藉由外延成长工艺在盖层134上沉积掺杂化合物半导体层(未绘示)并对其执行图案化工艺，以形成掺杂化合物半导体层140对应于预定形成栅极150的位置。
[0072]
值得注意的是，本发明实施例所提供的半导体结构100的栅极结构的态样并不以
此为限，举例来说，金属绝缘层半导体栅极(metal-insulator-semiconductor gate，mis-gate)、凹陷栅极(recess gate)、或藉由掺杂氟离子于栅极150下方的阻障层133所形成的氟栅极(fluorine-gate)等栅极态样皆可根据不同的产品设计而应用于本发明实施例所提供的半导体结构100。
[0073]
继续参照图7，根据本发明一些实施例，沟槽114的垂直侧壁具有法线方向a，其中法线方向a平行于在通道层132与阻障层133之间的异质界面上的载流子通道701的载流子流通方向。另一方面，在上述沟槽114的延伸方向(即第一方向)平行于硅层113的<1-10>晶体取向的实施例中，沟槽114的垂直侧壁的法线方向平行于硅层113的<001>晶体取向。在此实施例中，载流子通道701的载流子流通方向亦平行于硅层113的<001>晶体取向。
[0074]
综上所述，藉由上述沟槽114与载流子通道701的相对位置的配置，形成于基板结构110中的沟槽114可有效阻挡在半导体结构100的主动区中空间电荷sc的垂直扩张，避免空间电荷sc延伸至基板结构110中而导通所造成的基板击穿，进而提升击穿电压，并允许薄型化的半导体结构应用于高电压操作。
[0075]
图8a、图8b、图8c、图8d是根据本发明的一些实施例，分别绘示出例示性半导体结构100a、100b、100c、100d的剖面示意图。如图8a、图8b、图8c、图8d所示，半导体结构100a、100b、100c、100d的结构大抵相似于图7所绘示的半导体结构100，其间的差异在于基板结构110中具有藉由调整上述蚀刻步骤的条件(例如：蚀刻时间、蚀刻速率、蚀刻化学品的浓度等)所分别形成的不同深度的沟槽114a、114b、114c、114d。值得注意的是，为了简明地描述本发明的实施例并突显其特征，在图8a、图8b、图8c、图8d中仅绘示出单一膜层的缓冲层131。分别绘示于图8a、图8b、图8c、图8d中的半导体结构100a、100b、100c、100d皆可选择性地包含填充于沟槽中的介电材料801。
[0076]
参照图8a，半导体结构100a的基板结构110中的沟槽114a部分穿过基板结构110中的硅层113。在一些实施例中，沟槽114a具有深度d1，其中深度d1在约0.05微米至约0.2微米的范围，例如0.1微米。沟槽114a具有宽度w，其中宽度w在约0.2微米至约6微米的范围，例如2微米。多个沟槽114a之间的间距s约0.5微米至约10微米的范围，例如5微米。
[0077]
参照图8b，半导体结构100b的基板结构110中的沟槽114b完全穿过硅层113，因此沟槽114b的底面与基板结构110中的硅层113的底面大抵共平面。在一些实施例中，沟槽114b具有深度d2，其中深度d2在约0.05微米至约0.4微米的范围，例如0.2微米。参照图8c，半导体结构100c的基板结构110中的沟槽114c贯穿硅层113，并穿过部分位于硅层113下方的绝缘层112。换句话说，沟槽114c的底面低于基板结构110中的硅层113的底面，而位于硅层113下方的绝缘层112中。在一些实施例中，沟槽114c具有深度d3，其中深度d3在约0.05微米至约2微米的范围，例如1微米。参照图8d，半导体结构100d的基板结构110中的沟槽114d贯穿硅层113与绝缘层112，并穿过部分位于绝缘层112基底111。换句话说，沟槽114d的底面低于基板结构110中的绝缘层112的底面，而位于绝缘层112下方的基底111中。在一些实施例中，沟槽114d具有深度d4，其中深度d4在约0.05微米至约8微米的范围，例如4微米。值得注意的是，本发明实施例所提供的沟槽的深度、宽度、以及沟槽间的间距仅为例示性的，本发明并不以此为限。
[0078]
根据本发明一些实施例，藉由调整上述蚀刻步骤的条件而形成的不同深度(例如深宽比在约0.01至约50的范围，例如为10)的沟槽，当基板结构110中的沟槽的深度越深，释
放应力的效果也越好，但也相对地可能增加蚀刻工艺成本。本发明实施例所包含的形成在化合物半导体层下方的基板结构中沿着特定方向延伸的多个沟槽的深度、宽度、以及间距可依据产品设计来调整，以取得释放应力的效果与工艺成本之间的平衡。
[0079]
综上所述，本发明实施例所提供的半导体结构藉由形成在化合物半导体层下方的基板结构中沿着特定方向(例如硅层的<1-10>晶体取向)延伸的多个的沟槽与载流子通道相对位置的配置，可有效阻挡在半导体结构的主动区中空间电荷的垂直扩张，避免空间电荷延伸至基板结构中的导电层(例如硅层)而导通所造成的基板击穿，进而提升击穿电压，以允许薄型化的半导体结构应用于高电压操作。
[0080]
以上概述数个实施例，以便在本发明所属技术领域中技术人员可以更理解本发明实施例的观点。在本发明所属技术领域中技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。