半导体结构及其形成方法与流程

[0001]
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

[0002]
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，mosfet场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(sce：short-channel effects)更容易发生。
[0003]
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(finfet)。finfet中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有集成电路制造具有更好的兼容性。


技术实现要素：

[0004]
本发明实施例解决的问题是提供一种半导体结构及其形成方法，减小源漏掺杂层与接触孔插塞的接触电阻。
[0005]
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述基底上形成有栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；在所述栅极结构两侧的鳍部中形成第一源漏掺杂层；在所述第一源漏掺杂层上形成至少一层第二源漏掺杂层，形成所述第二源漏掺杂层的步骤包括：形成位于衬底上且露出第一源漏掺杂层或位于下方第二源漏掺杂层的保护层；在保护层露出的第一源漏掺杂层或位于下方第二源漏掺杂层上形成第二源漏掺杂层；在所述保护层上形成层间介质层，所述层间介质层覆盖所述第二源漏掺杂层；在所述层间介质层和保护层中形成包围所述第一源漏掺杂层和第二源漏掺杂层的接触孔插塞。
[0006]
可选的，形成所述第一源漏掺杂层的步骤包括：刻蚀所述栅极结构两侧的鳍部，在所述栅极结构两侧的鳍部中形成凹槽；在所述凹槽中形成所述第一源漏掺杂层，所述第一源漏掺杂层的顶部高于所述鳍部的顶部。
[0007]
可选的，所述第二源漏掺杂层的数量为一个，形成所述第二源漏掺杂层的步骤包括：在所述栅极结构露出的衬底上形成露出所述第一源漏掺杂层顶部的保护层，所述保护层的顶部高于所述鳍部的顶部且低于所述第一源漏掺杂层的顶部；采用外延工艺，在所述保护层露出的所述第一源漏掺杂层上形成所述外延层，且在形成所述外延层的过程中原位自掺杂离子形成所述第二源漏掺杂层。
[0008]
可选的，所述保护层的材料为介电材料。
[0009]
可选的，所述保护层与所述层间介质层的材料相同。
[0010]
可选的，形成所述接触孔插塞的步骤包括：刻蚀所述层间介质层和保护层，形成露出所述第一源漏掺杂层和第二源漏掺杂层的接触孔；形成填充所述接触孔内的接触孔插塞。
[0011]
可选的，所述凹槽为西格玛形。
[0012]
可选的，所述第一源漏掺杂层或第二源漏掺杂层在沿垂直于鳍部的延伸方向为菱形结构。
[0013]
可选的，形成所述接触孔后，形成所述接触孔插塞之前，还包括：在所述接触孔露出的第一源漏掺杂层和第二源漏掺杂层表面形成硅化物层。
[0014]
相应的，本发明实施例还提供一种半导体结构，包括：衬底；鳍部，凸出于所述衬底；栅极结构，横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；第一源漏掺杂层，位于所述栅极结构两侧的鳍部中；保护层，位于所述衬底上、与第一源漏掺杂层同层且露出所述第一源漏掺杂层顶部；位于所述保护层露出的第一源漏掺杂层上的至少一层第二源漏掺杂层；层间介质层，位于所述保护层上且覆盖所述第二源漏掺杂层；接触孔插塞，位于所述层间介质层和保护层中且包围所述第一源漏掺杂层和第二源漏掺杂层。
[0015]
可选的，所述第一源漏掺杂层的顶部高于所述鳍部的顶部；所述第二源漏掺杂层的数量为一个；所述保护层的顶部高于所述鳍部的顶部且低于所述第一源漏掺杂层的顶部；所述第二源漏掺杂层包括位于保护层露出的第一源漏掺杂层上、掺杂有离子的外延层。
[0016]
可选的，所述保护层的材料为介电材料。
[0017]
可选的，所述保护层与所述层间介质层的材料相同。
[0018]
可选的，所述保护层的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、或碳氮氧化硅。
[0019]
可选的，所述半导体结构还包括：硅化物层，位于所述第一源漏掺杂层与所述接触孔插塞之间、以及所述第二源漏掺杂层与所述接触孔插塞之间。
[0020]
可选的，沿所述衬底表面的法线方向上，所述保护层顶部与所述第一源漏掺杂层顶部之间的距离为1纳米至3纳米。
[0021]
可选的，沿所述衬底表面的法线方向上，所述第二源漏掺杂层顶部低于所述栅极结构的顶部，且所述第二源漏掺杂层顶部与所述栅极结构顶部之间的距离为100埃米至500埃米。
[0022]
可选的，所述第一源漏掺杂层或第二源漏掺杂层在沿垂直于鳍部的延伸方向为菱形结构。
[0023]
与现有技术相比，本发明实施例的技术方案具有以下优点：
[0024]
本发明实施例在第一源漏掺杂层后，还在所述第一源漏掺杂层上形成至少一层第二源漏掺杂层，也就是说，本发明实施例形成的源漏掺杂层为叠层结构，与源漏掺杂层不为叠层结构的方案相比，本发明实施例易于通过调整所述第一源漏掺杂层和第二源漏掺杂层的尺寸和剖面形貌，使源漏掺杂层的表面积更大，从而后续形成包围第一源漏掺杂层和第二源漏掺杂层的接触孔插塞时，有利于增大所述接触孔插塞与第一源漏掺杂层和第二源漏掺杂层的接触面积，进而有利于减小源漏掺杂层与接触孔插塞的接触电阻。
[0025]
此外，本发明实施例在沿垂直于衬底方向(纵向)上增大了源漏掺杂层的接触表
面，与在沿垂直于鳍部方向(横向)增大源漏掺杂层表面的方案相比，有利于防止源漏掺杂层横向尺寸过大而导致相邻源漏掺杂层之间容易发生短接(merge)的问题。
附图说明
[0026]
图1是一种半导体结构的结构示意图；
[0027]
图2至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0028]
图14和图15是本发明半导体结构一实施例的结构示意图。
具体实施方式
[0029]
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构分析器件性能不佳的原因。
[0030]
参考图1，示出了一种半导体结构的结构示意图。
[0031]
所述半导体结构包括：衬底1；鳍部2，凸出于所述衬底1；栅极结构(图未示)，横跨所述鳍部2且覆盖所述鳍部2的部分顶部和部分侧壁；源漏掺杂层3，位于所述栅极结构两侧的鳍部2中；层间介质层4，位于衬底1上且覆盖所述源漏掺杂层3；接触孔插塞5，位于层间介质层4中且包围所述源漏掺杂层3。
[0032]
所述半导体结构中，所述接触孔插塞5包围所述源漏掺杂层3，有利于增加接触孔插塞5和源漏掺杂层3的接触面积。
[0033]
但是，随着器件关键尺寸的进一步缩小，所述源漏掺杂层3的尺寸也不断缩小，所述源漏掺杂层3的表面积也随之缩小，这导致所述接触孔插塞5与源漏掺杂层3的接触面积也较小，所述接触孔插塞5和源漏掺杂层3之间的接触电阻难以满足工艺需求。
[0034]
目前一种方法是增大源漏掺杂层3的尺寸，从而增大源漏掺杂层3的表面积，进而增大接触孔插塞5和源漏掺杂层3之间的接触面积以减小接触电阻。
[0035]
但是，增大所述源漏掺杂层3的尺寸，也会增大所述源漏掺杂层3沿垂直鳍部2延伸方向(横向)的尺寸。随着器件关键尺寸的缩小，相邻鳍部2之间的距离也不断缩小，所述源漏掺杂层3的横向尺寸较大，容易导致相邻源漏掺杂层3之间距离过近进而容易发生短接的问题。
[0036]
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述基底上形成有栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；在所述栅极结构两侧的鳍部中形成第一源漏掺杂层；在所述第一源漏掺杂层上形成至少一层第二源漏掺杂层，形成所述第二源漏掺杂层的步骤包括：形成位于衬底上且露出第一源漏掺杂层或位于下方第二源漏掺杂层的保护层；在保护层露出的第一源漏掺杂层或位于下方第二源漏掺杂层上形成第二源漏掺杂层；在所述保护层上形成层间介质层，所述层间介质层覆盖所述第二源漏掺杂层；在所述层间介质层和保护层中形成包围所述第一源漏掺杂层和第二源漏掺杂层的接触孔插塞。
[0037]
本发明实施例在第一源漏掺杂层后，还在所述第一源漏掺杂层上形成至少一层第二源漏掺杂层，也就是说，本发明实施例形成的源漏掺杂层为叠层结构，与源漏掺杂层不为
叠层结构的方案相比，本发明实施例易于通过调整所述第一源漏掺杂层和第二源漏掺杂层的尺寸和剖面形貌，使源漏掺杂层的表面积更大，从而后续形成包围第一源漏掺杂层和第二源漏掺杂层的接触孔插塞时，有利于增大所述接触孔插塞与第一源漏掺杂层和第二源漏掺杂层的接触面积，进而有利于减小源漏掺杂层与接触孔插塞的接触电阻。
[0038]
此外，本发明实施例在沿垂直于衬底方向(纵向)上增大了源漏掺杂层的接触表面，与在沿垂直于鳍部方向(横向)增大源漏掺杂层表面的方案相比，有利于防止源漏掺杂层横向尺寸过大而导致相邻源漏掺杂层之间容易发生短接的问题。
[0039]
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0040]
图2至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
[0041]
参考图2和图3，图2是沿垂直鳍部延伸方向的剖面图，图3是沿鳍部延伸方向的剖面图，提供基底(未标示)，所述基底包括衬底100以及凸出于所述衬底100的鳍部110，所述基底上形成有栅极结构135，所述栅极结构135横跨所述鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁。
[0042]
所述衬底100为后续形成半导体结构提供工艺平台。
[0043]
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
[0044]
所述鳍部110用于提供场效应晶体管工作时的导电沟道。
[0045]
鳍部110与衬底100的材料相同。本实施例中，鳍部110的材料为硅。其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
[0046]
本实施例中，在形成所述衬底100和鳍部110后，还包括：在鳍部110露出的衬底100上形成隔离层120，所述隔离层120覆盖鳍部110的部分侧壁。
[0047]
所述隔离层120作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用。本实施例中，所述隔离层120的材料为氧化硅。在其他实施例中，所述隔离层的材料可以为氮化硅或氮氧化硅等其他绝缘材料。
[0048]
本实施例中，所述栅极结构135伪栅结构(dummy gate)，所述栅极结构135为后续形成金属栅结构占据空间位置。
[0049]
本实施例中，所述栅极结构135为单层结构，所述栅极结构135包括栅极层。所述栅极层的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅极层的材料为多晶硅。
[0050]
在其他实施例中，所述栅极结构还可以为叠层结构，栅极结构相应包括栅氧化层以及位于所述栅氧化层上的栅极层。在该实施例中，栅氧化层的材料可以为氧化硅或氮氧化硅。
[0051]
本实施例中，形成所述栅极结构135的步骤包括：形成横跨所述鳍部110且覆盖所述鳍部110顶部和侧壁的栅极材料层(图未示)；在所述栅极材料层上形成图形化的栅极掩膜层121；以所述栅极掩膜层121为掩膜，图形化所述栅极材料层，形成所述栅极结构135。
[0052]
本实施例中，在形成所述栅极结构135后，保留所述栅极掩膜层121，所述栅极掩膜
层121能够在后续工艺中保护栅极结构135的顶部。本实施例中，所述栅极掩膜层121的材料为氮化硅。
[0053]
本实施例中，在形成所述栅极结构135后，所述形成方法还包括：在所述栅极结构135的侧壁上形成侧墙122。
[0054]
侧墙122用于保护栅极结构135的侧壁，侧墙122还用于定义后续第一源漏掺杂层的形成区域。
[0055]
所述侧墙122的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙122可以为单层结构或叠层结构。本实施例中，侧墙122为单层结构，侧墙122的材料为氮化硅。
[0056]
需要说明的是，本实施例中，为方便示意和描述，仅在沿鳍部110延伸方向的剖面图中示意出了栅极结构135、栅极掩膜层121以及所述侧墙122。
[0057]
参考图4至图7，图4和图6是沿垂直鳍部延伸方向的剖面图，图5和图7是沿鳍部延伸方向的剖面图，在所述栅极结构135两侧的鳍部110中形成第一源漏掺杂层130(如图6所示)。
[0058]
第一源漏掺杂层130用于为后续形成第二源漏掺杂层提供工艺基础，第一源漏掺杂层130还与后续第二源漏掺杂层构成半导体结构的源漏掺杂层。
[0059]
当形成nmos晶体管时，第一源漏掺杂层130包括掺杂有n型离子的应力层，所述应力层的材料为si或sic，所述应力层为nmos晶体管的沟道区提供拉应力作用，从而有利于提高nmos晶体管的载流子迁移率，其中，所述n型离子为p离子、as离子或sb离子；当形成pmos晶体管时，第一源漏掺杂层130包括掺杂有p型离子的应力层，所述应力层的材料为si或sige，所述应力层为pmos晶体管的沟道区提供压应力作用，从而有利于提高pmos晶体管的载流子迁移率，其中，所述p型离子为b离子、ga离子或in离子。
[0060]
本实施例中，形成所述第一源漏掺杂层130的步骤包括：如图4和图5所示，刻蚀所述栅极结构135两侧的鳍部110，在所述栅极结构135两侧的鳍部110中形成凹槽145；如图6和图7所示，在所述凹槽145中形成所述第一源漏掺杂层130，所述第一源漏掺杂层130的顶部高于所述鳍部110的顶部。
[0061]
本实施例中，所述凹槽145为西格玛(sigma)形。在其他实施例中，所述凹槽还可以为碗形或矩形。
[0062]
本实施例中，所述第一源漏掺杂层130的顶部高于所述鳍部110的顶部，为后续形成露出第一源漏掺杂层130顶部且覆盖鳍部110的保护层提供工艺基础，进而后续能够在保护层露出的第一源漏掺杂层130上形成第二源漏掺杂层。
[0063]
本实施例中，采用外延工艺在所述凹槽145中形成外延层，且在形成外延层的过程中原位自掺杂离子，形成所述第一源漏掺杂层130。其中，所述外延层用于作为所述应力层。
[0064]
本实施例中，所述第一源漏掺杂层130为西格玛形结构，也就是说，所述第一源漏掺杂层130在沿垂直于鳍部110的延伸方向为菱形结构。在其他实施例中，第一源漏掺杂层的形状还可以为蘑菇形、倒扣的碗形等其他形状。
[0065]
参考图8至图10，在所述第一源漏掺杂层130上形成至少一层第二源漏掺杂层160(如图10所示)，形成所述第二源漏掺杂层160的步骤包括：形成位于衬底100上且露出第一源漏掺杂层130或位于下方第二源漏掺杂层160的保护层150；在保护层150露出的第一源漏
掺杂层130或位于下方第二源漏掺杂层160上形成第二源漏掺杂层160。
[0066]
本实施例在形成第一源漏掺杂层130后，还在第一源漏掺杂层130上形成至少一层第二源漏掺杂层160，也就是说，本实施例形成的源漏掺杂层为叠层结构，与源漏掺杂层不为叠层结构的方案相比，本实施例易于通过调整所述第一源漏掺杂层130和第二源漏掺杂层160的尺寸和剖面形貌，使源漏掺杂层的表面积更大，从而后续形成包围第一源漏掺杂层130和第二源漏掺杂层160的接触孔插塞时，有利于增大所述接触孔插塞与第一源漏掺杂层130和第二源漏掺杂层160的接触面积，进而有利于减小源漏掺杂层与接触孔插塞的接触电阻。
[0067]
此外，本实施例在沿垂直于衬底100方向(纵向)上增大了源漏掺杂层的接触表面，与在沿垂直于鳍部方向(横向)增大源漏掺杂层表面的方案相比，有利于防止源漏掺杂层横向尺寸过大而导致相邻源漏掺杂层之间容易发生短接(merge)的问题。
[0068]
本实施例中，第二源漏掺杂层160与第一源漏掺杂层130的材料相同。
[0069]
当形成nmos晶体管时，所述第二源漏掺杂层160包括掺杂有n型离子的应力层，所述应力层的材料为si或sic，所述应力层为nmos晶体管的沟道区提供拉应力作用，从而有利于提高nmos晶体管的载流子迁移率，其中，所述n型离子为p离子、as离子或sb离子；当形成pmos晶体管时，所述第二源漏掺杂层160包括掺杂有p型离子的应力层，所述应力层的材料为si或sige，所述应力层为pmos晶体管的沟道区提供压应力作用，从而有利于提高pmos晶体管的载流子迁移率，其中，所述p型离子为b离子、ga离子或in离子。
[0070]
本实施例中，所述第二源漏掺杂层160的数量为一个。在其他实施例中，所述第二源漏掺杂层的数量不仅限于一个。
[0071]
需要说明的是，本实施例中，所述第二源漏掺杂层160的顶部低于所述栅极结构135的顶部，为后续在栅极结构135露出的衬底100上形成层间介质层、以及形成包围第一源漏掺杂层130和第二源漏掺杂层160的接触孔插塞提供工艺基础。
[0072]
沿所述衬底100表面的法线方向上，第二源漏掺杂层160的顶部与所述栅极结构135顶部的距离不宜过小，也不宜过大。如果所述距离过小，则所述第二源漏掺杂层160顶部的高度相应较大，所述第二源漏掺杂层160与所述栅极结构135之间的相对面积相应较大，这容易增加源漏掺杂层与栅极结构135之间的寄生电容，而且还容易增加后续在栅极结构135露出的衬底100上形成层间介质层、以及形成包围第一源漏掺杂层130和第二源漏掺杂层160的接触孔插塞的难度；如果所述距离过大，则所述第二源漏掺杂层160顶部的高度相应较小，这容易导致增大源漏掺杂层接触表面的效果不明显。为此，本实施例中，沿所述衬底100表面的法线方向上，第二源漏掺杂层160的顶部与所述栅极结构135顶部的距离为100埃米至500埃米。
[0073]
具体地，本实施例中，形成所述第二源漏掺杂层160的步骤包括：
[0074]
如图8和图9所示，在所述栅极结构135(如图7所示)露出的衬底100上形成露出所述第一源漏掺杂层130顶部的保护层150(如图9所示)，所述保护层150的顶部高于所述鳍部110的顶部且低于所述第一源漏掺杂层130的顶部。具体地，保护层150形成于隔离层120上。
[0075]
形成第二源漏掺杂层通常包括外延工艺，所述保护层150用于在后续形成第二源漏掺杂层的步骤中，起到掩膜的作用，从而保护第一源漏掺杂层130的部分侧壁，防止在第一源漏掺杂层130整个表面进行外延生长。
[0076]
而且，所述保护层150的顶部高于所述鳍部110的顶部，从而防止在后续形成第二源漏掺杂层160时，以鳍部110为基础进行外延生长。
[0077]
本实施例中，所述保护层150的材料为介电材料。通过选用介电材料，有利于降低所述保护层150对半导体结构性能的影响，且后续不需去除所述保护层150，有利于简化工艺步骤、提高工艺兼容性。
[0078]
所述保护层150的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、或碳氮氧化硅。本实施例中，保护层150的材料为氧化硅。氧化硅为工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成保护层150的工艺难度和艺成本。
[0079]
需要说明的是，沿所述衬底100表面的法线方向上，所述保护层150顶部与所述第一源漏掺杂层130顶部之间的距离不宜过小，也不宜过大。如果所述距离过小，则所述保护层150露出的所述第一源漏掺杂层130的高度相应过小，后续在保护层150露出的第一源漏掺杂层130上形成第二源漏掺杂层时，第二源漏掺杂层的体积相应过小，容易导致源漏掺杂层表面积增大的效果不明显，而且通常采用外延工艺形成第二源漏掺杂层，保护层150露出的第一源漏掺杂层130高度过小容易增加外延工艺的工艺难度；如果所述距离过大，容易增加所述保护层150露出鳍部110的风险，而且容易导致第二源漏掺杂层形成在第一源漏掺杂层130的侧壁上，进而导致源漏掺杂层的横向尺寸过大，也容易增加相邻源漏掺杂层之间发生短接问题的风险。为此，本实施例中，沿所述衬底100表面的法线方向上，所述保护层150顶部与所述第一源漏掺杂层130顶部之间的距离为1纳米至3纳米。
[0080]
本实施例中，形成所述保护层150的步骤包括：如图8所示，在所述衬底上形成覆盖第一源漏掺杂层130的初始保护层140；如图9所示，去除部分厚度的所述初始保护层140，剩余所述初始保护层140作为所述保护层150。
[0081]
本实施例中，采用流动性化学气相沉积(flowable chemical vapor deposition，fcvd)工艺形成所述初始保护层140。通过选用流动性化学气相沉积工艺，有利于提高所述初始保护层140材料的填充能力，从而降低初始保护层140中产生空洞(void)等缺陷的概率，相应提高保护层150的形成质量。
[0082]
本实施例中，形成所述初始保护层140的步骤中，所述初始保护层140还覆盖所述栅极结构135的顶部。因此，本实施例中，在去除部分厚度的所述初始保护层140之前，还包括：采用平坦化工艺，去除高于所述栅极掩膜层122顶部的初始保护层140。
[0083]
通过所述平坦化工艺，从而提高初始保护层140的顶面平坦度，相应有利于提高保护层150的顶面平坦度。具体地，本实施例中，采用化学机械研磨工艺(chemical-mechanical polishing，cmp)进行所述平坦化工艺。
[0084]
本实施例中，采用干法刻蚀工艺去除部分厚度的所述初始保护层140。
[0085]
干法刻蚀工艺易于实现各向异性的刻蚀，且工艺控制性较好，有利于精确对初始保护层140的刻蚀量，进而使所述保护层150的高度满足工艺需求。
[0086]
本实施例中，以所述第二源漏掺杂层160的数量为一个为例，相应仅形成一层所述保护层150。在其他实施例中，当所述第二源漏掺杂层的数量大于或等于两个时，相应还可以形成多层所述保护层。
[0087]
如图10所示，采用外延工艺，在所述保护层150露出的所述第一源漏掺杂层130上形成所述外延层，且在形成所述外延层的过程中原位自掺杂离子形成所述第二源漏掺杂层
160。
[0088]
具体地，所述外延层作为所述应力层，为沟道区提供压应力或拉应力作用。
[0089]
通过采用外延工艺，有利于获得纯度较高的第二源漏掺杂层160材料，进而提高第二源漏掺杂层160的形成质量。
[0090]
本实施例中，采用外延工艺形成第二源漏掺杂层160后，第二源漏掺杂层160在沿垂直于鳍部110的延伸方向也为菱形结构。在其他实施例中，所述第二源漏掺杂层的形状还可以为蘑菇形、倒扣的碗形等其他形状。
[0091]
本实施例中，通过使第二源漏掺杂层160和第一源漏掺杂层130在沿垂直于鳍部110的延伸方向均为菱形结构，有利于进一步增加所形成源漏掺杂层的表面积。
[0092]
参考图11，在所述保护层150上形成层间介质层170，所述层间介质层170覆盖所述第二源漏掺杂层160。
[0093]
形成层间介质层170后，所述层间介质层170和保护层150构成介质层，用于对相邻器件之间起到隔离作用，层间介质层170和保护层150还为后续形成包围第二源漏掺杂层160和第一源漏掺杂层130的接触孔插塞提供工艺平台。
[0094]
因此，所述层间介质层170的材料为介电材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
[0095]
本实施例中，所述层间介质层170的材料与所述保护层150的材料相同，所述层间介质层170的材料为氧化硅，有利于提高工艺兼容性。
[0096]
参考图12至图13，在所述层间介质层170和保护层150中形成包围所述第一源漏掺杂层130和第二源漏掺杂层160的接触孔插塞190(如图13所示)。
[0097]
接触孔插塞190用于电连接源漏掺杂层和其他互连结构或外部电路。
[0098]
本实施例中，第一源漏掺杂层130和第二源漏掺杂层160构成的源漏掺杂层的表面积较大，从而在形成包围第一源漏掺杂层130和第二源漏掺杂层160的接触孔插塞190时，有利于增大所述接触孔插塞190与第一源漏掺杂层130和第二源漏掺杂层160的接触面积，进而有利于减小源漏掺杂层与接触孔插塞190的接触电阻。
[0099]
本实施例中，所述接触孔插塞190的材料为钨。在其他实施例中，所述接触孔插塞的材料还可以为钴等其他导电材料。
[0100]
本实施例中，形成所述接触孔插塞190的步骤包括：
[0101]
如图12所示，刻蚀所述层间介质层170和保护层150，形成露出所述第一源漏掺杂层130和第二源漏掺杂层160的接触孔200。
[0102]
所述接触孔200为后续形成接触孔插塞提供空间位置。接触孔200露出第一源漏掺杂层130和第二源漏掺杂层160，从而为后续接触孔插塞包围第一源漏掺杂层130和第二源漏掺杂层160做准备。
[0103]
本实施例中，采用干法刻蚀工艺刻蚀所述层间介质层170和保护层150。
[0104]
如图13所示，形成填充所述接触孔200内的接触孔插塞190。
[0105]
具体地，形成填充所述接触孔200内且覆盖所述层间介质层170顶部的导电层(图未示)；去除高于所述层间介质层170顶部的导电层，剩余所述导电层作为所述接触孔插塞190。
[0106]
本实施例中，采用化学气相沉积工艺形成所述导电层。
[0107]
本实施例中，采用化学机械研磨工艺去除高于所述层间介质层170顶部的导电层，从而提高所述接触孔插塞190的顶面平坦度。
[0108]
需要说明的是，结合参考图12，本实施例中，形成所述接触孔200后，形成所述接触孔插塞190之前，还包括：在所述接触孔200露出的第一源漏掺杂层130和第二源漏掺杂层160表面形成硅化物层180。
[0109]
后续形成填充所述接触孔200的接触孔插塞后，所述硅化物层180位于所述第一源漏掺杂层130和所述接触孔插塞之间、以及所述第二源漏掺杂层160与所述接触孔插塞之间，所述硅化物层180用于减小所述接触孔插塞与第一源漏掺杂层130和第二源漏掺杂层160之间的接触电阻，以及提高所述接触孔插塞与第一源漏掺杂层130和第二源漏掺杂层160之间的粘附性，进而提高接触孔插塞与源漏掺杂层之间的接触性能。
[0110]
所述硅化物层180的材料可以为tisi、nisi或cosi等。本实施例中，硅化物层180的材料为tisi。
[0111]
还需要说明的是，本实施例中，所述栅极结构135为伪栅结构，因此，在形成所述层间介质层170后，形成所述接触孔200之前，所述形成方法还包括：去除所述栅极掩膜层121和栅极结构135，在所述层间介质层170中形成栅极开口(图未示)；在所述栅极开口中形成金属栅结构(图未示)。
[0112]
所述栅极开口为形成金属栅结构提供空间位置。
[0113]
所述金属栅结构用于控制场效应晶体管工作时，导电沟道的开启和关断。
[0114]
金属栅结构横跨所述鳍部110，且覆盖鳍部110的部分顶部和部分侧壁。金属栅结构包括栅介质层(图未示)、以及位于栅介质层上的栅电极层(图未示)。
[0115]
栅介质层用于实现金属栅结构与所述鳍部110的电性隔离。本实施例中，栅介质层的材料为高k介质材料。具体地，栅介质层的材料为hfo2。其他实施例中，栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
[0116]
所述栅电极层用于实现金属栅结构与其他互连结构或外部电路的电连接。本实施例中，所述栅电极层的材料为镁钨合金。其他实施例中，栅电极层的材料还可以为w、al、cu、ag、au、pt、ni或ti等。
[0117]
关于形成所述金属栅结构相关步骤的详细描述，本实施例在此不再赘述。
[0118]
相应的，本发明还提供一种半导体结构。参考图14至图15，图14是沿垂直鳍部延伸方向的剖面图，图15是沿鳍部延伸方向的剖面图，示出了本发明半导体结构一实施例的结构示意图。
[0119]
所述半导体结构包括：衬底300；鳍部310，凸出于所述衬底300；栅极结构400，横跨所述鳍部310且覆盖所述鳍部310的部分顶部和部分侧壁；第一源漏掺杂层330，位于所述栅极结构400两侧的鳍部310中；保护层350，位于所述衬底300上、与第一源漏掺杂层330同层且露出所述第一源漏掺杂层330顶部；位于所述保护层350露出的第一源漏掺杂层330上的至少一层第二源漏掺杂层360；层间介质层370，位于所述保护层350上且覆盖所述第二源漏掺杂层360；接触孔插塞390，位于所述层间介质层370和保护层350中且包围所述第一源漏掺杂层330和第二源漏掺杂层360。
[0120]
本实施例中，所述半导体结构包括位于所述保护层350露出的第一源漏掺杂层330上的至少一层第二源漏掺杂层360，也就是说，本实施例所提供半导体结构的源漏掺杂层为
叠层结构，与源漏掺杂层不为叠层结构的方案相比，本实施例易于通过调整所述第一源漏掺杂层330和第二源漏掺杂层360的尺寸和剖面形貌，使源漏掺杂层的表面积更大，从而有利于增大所述接触孔插塞390与第一源漏掺杂层330和第二源漏掺杂层360的接触面积，进而有利于减小源漏掺杂层与接触孔插塞390的接触电阻。
[0121]
此外，本实施例在沿垂直于衬底300方向(纵向)上增大了源漏掺杂层的接触表面，与在沿垂直于鳍部方向(横向)增大源漏掺杂层表面的方案相比，有利于防止源漏掺杂层横向尺寸过大而导致相邻源漏掺杂层之间容易发生短接的问题。
[0122]
衬底300为半导体结构的形成提供工艺平台。本实施例中，衬底300为硅衬底。
[0123]
鳍部310用于提供场效应晶体管工作时的导电沟道。本实施例中，鳍部310的材料为硅。
[0124]
本实施例中，所述半导体结构还包括：隔离层320，位于所述鳍部310露出的衬底300上，所述隔离层320覆盖所述鳍部310的部分侧壁。
[0125]
所述隔离层320作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用。本实施例中，所述隔离层320的材料为氧化硅。在其他实施例中，所述隔离层的材料可以为氮化硅或氮氧化硅等其他绝缘材料。
[0126]
所述栅极结构400用于控制场效应晶体管工作时，导电沟道的开启和关断。
[0127]
本实施例中，所述栅极结构400为金属栅结构。所述栅极结构400包括栅介质层(图未示)、以及位于所述栅介质层上的栅电极层(图未示)。
[0128]
栅介质层用于实现栅极结构400与鳍部310的电隔离。本实施例中，栅介质层的材料为高k介质材料。具体地，栅介质层的材料为hfo2。
[0129]
所述栅电极层用于实现栅极结构400与其他互连结构或外部电路的电连接。本实施例中，所述栅电极层的材料为镁钨合金。
[0130]
在其他实施例中，所述栅极结构还可以不为金属栅结构，所述栅极结构可以包括栅氧化层以及位于栅氧化层上的栅极层。在该实施例中，所述栅氧化层的材料可以为氧化硅或氮氧化硅，所述栅极层的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
[0131]
本实施例中，所述半导体结构还包括：侧墙322，位于所述栅极结构400的侧壁上。侧墙322用于保护栅极结构400的侧壁，侧墙322还用于定义第一源漏掺杂层330的形成区域。
[0132]
所述侧墙322的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙322可以为单层结构或叠层结构。本实施例中，侧墙322为单层结构，侧墙322的材料为氮化硅。
[0133]
需要说明的是，本实施例中，为方便示意和描述，仅在图15中示意出了栅极结构400和所述侧墙322。
[0134]
所述第一源漏掺杂层330用于为第二源漏掺杂层360的形成提供工艺基础，第一源漏掺杂层330还与第二源漏掺杂层360构成半导体结构的源漏掺杂层。
[0135]
当形成nmos晶体管时，第一源漏掺杂层330包括掺杂有n型离子的应力层，所述应力层的材料为si或sic，所述应力层为nmos晶体管的沟道区提供拉应力作用，从而有利于提高nmos晶体管的载流子迁移率，其中，所述n型离子为p离子、as离子或sb离子；当形成pmos
晶体管时，第一源漏掺杂层330包括掺杂有p型离子的应力层，所述应力层的材料为si或sige，所述应力层为pmos晶体管的沟道区提供压应力作用，从而有利于提高pmos晶体管的载流子迁移率，其中，所述p型离子为b离子、ga离子或in离子。
[0136]
本实施例中，所述第一源漏掺杂层330为西格玛形结构，也就是说，所述第一源漏掺杂层330在沿垂直于鳍部310的延伸方向为菱形结构。在其他实施例中，第一源漏掺杂层的形状也可以为蘑菇形、倒扣的碗形等其他形状。
[0137]
本实施例中，所述第一源漏掺杂层330的顶部高于所述鳍部310的顶部，从而为保护层350的形成提供工艺基础，进而能够使第二源漏掺杂层360位于保护层350露出的第一源漏掺杂层330上。
[0138]
本实施例中，所述保护层350的顶部高于所述鳍部310的顶部，且低于所述第一源漏掺杂层330的顶部。
[0139]
第二源漏掺杂层360的形成步骤通常包括外延工艺，所述保护层350用于在第二源漏掺杂层360的形成步骤中，起到掩膜的作用，从而保护第一源漏掺杂层330的部分侧壁，防止在第一源漏掺杂层330整个表面进行外延生长。
[0140]
本实施例中，所述保护层350的顶部高于所述鳍部310的顶部，从而防止在第二源漏掺杂层360的形成步骤中，以鳍部310为基础进行外延生长。
[0141]
本实施例中，所述保护层350的材料为介电材料。通过选用介电材料，有利于降低所述保护层350对半导体结构性能的影响，且可以在半导体结构中保留所述保护层350，有利于简化工艺步骤、提高工艺兼容性。
[0142]
所述保护层350的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、或碳氮氧化硅。本实施例中，保护层350的材料与层间介质层370的材料相同，有利于提高工艺兼容性。
[0143]
具体地，保护层350的材料为氧化硅。氧化硅为工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成保护层350的工艺难度和工艺成本。
[0144]
需要说明的是，沿所述衬底300表面的法线方向上，所述保护层350顶部与所述第一源漏掺杂层330顶部之间的距离不宜过小，也不宜过大。如果所述距离过小，则所述保护层350露出的所述第一源漏掺杂层330的高度相应过小，第二源漏掺杂层360体积也过小，容易导致源漏掺杂层表面积增大的效果不明显，而且容易增加第二源漏掺杂层360的形成难度；如果所述距离过大，容易增加所述保护层350露出鳍部310的风险，而且容易导致第二源漏掺杂层360形成于第一源漏掺杂层330的侧壁上，进而容易导致源漏掺杂层的横向尺寸过大。为此，本实施例中，沿所述衬底300表面的法线方向上，所述保护层350顶部与所述第一源漏掺杂层330顶部之间的距离为1纳米至3纳米。
[0145]
本实施例中，以所述第二源漏掺杂层360的数量为一个为例，所述保护层350的层数相应仅为一层。在其他实施例中，当所述第二源漏掺杂层的数量为大于或等于两个时，所述半导体结构相应可以包括多层所述保护层。
[0146]
所述第二源漏掺杂层360的材料与第一源漏掺杂层330的材料相同。
[0147]
所述第二源漏掺杂层360包括位于保护层350露出的第一源漏掺杂层330上、掺杂有离子的外延层。
[0148]
当形成nmos晶体管时，所述第二源漏掺杂层360包括掺杂有n型离子的应力层，所
述应力层的材料为si或sic，所述应力层为nmos晶体管的沟道区提供拉应力作用，从而有利于提高nmos晶体管的载流子迁移率，其中，所述n型离子为p离子、as离子或sb离子；当形成pmos晶体管时，所述第二源漏掺杂层360包括掺杂有p型离子的应力层，所述应力层的材料为si或sige，所述应力层为pmos晶体管的沟道区提供压应力作用，从而有利于提高pmos晶体管的载流子迁移率，其中，所述p型离子为b离子、ga离子或in离子。
[0149]
其中，所述外延层用于作为所述应力层。
[0150]
本实施例中，所述第二源漏掺杂层360的数量为一个。在其他实施例中，所述第二源漏掺杂层的数量不仅限于一个。
[0151]
需要说明的是，本实施例中，所述第二源漏掺杂层360的顶部低于所述栅极结构400的顶部，从而为层间介质层370、以及所述接触孔插塞390的形成提供工艺基础。
[0152]
还需要说明的是，沿所述衬底300表面的法线方向上，第二源漏掺杂层360的顶部与所述栅极结构400顶部的距离不宜过小，也不宜过大。如果所述距离过小，则所述第二源漏掺杂层360顶部的高度相应较大，所述第二源漏掺杂层360与所述栅极结构400之间的相对面积相应较大，这容易增加源漏掺杂层与栅极结构400之间的寄生电容，而且还容易增加所述接触孔插塞390的形成难度；如果所述距离过大，则所述第二源漏掺杂层360顶部的高度相应较小，这容易导致增大源漏掺杂层接触表面的效果不明显。为此，本实施例中，沿所述衬底300表面的法线方向上，第二源漏掺杂层360的顶部与所述栅极结构400顶部的距离为100埃米至500埃米。
[0153]
本实施例中，第二源漏掺杂层360在沿垂直于鳍部310的延伸方向也为菱形结构。在其他实施例中，所述第二源漏掺杂层还可以为蘑菇形、倒扣的碗形等其他形状。
[0154]
本实施例中，通过使第二源漏掺杂层360和第一源漏掺杂层330在沿垂直于鳍部310的延伸方向均为菱形结构，有利于进一步增加源漏掺杂层的表面积。
[0155]
层间介质层370和保护层350构成介质层，用于对相邻器件之间起到隔离作用，层间介质层370和保护层350还为接触孔插塞390的形成提供工艺平台。
[0156]
因此，所述层间介质层370的材料为介电材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
[0157]
本实施例中，所述层间介质层370的材料与所述保护层350的材料相同，所述层间介质层370的材料为氧化硅，有利于提高工艺兼容性。
[0158]
接触孔插塞390用于实现源漏掺杂层和其他互连结构或外部电路的电连接。本实施例中，所述接触孔插塞390的材料为钨。在其他实施例中，所述接触孔插塞的材料还可以为钴等其他导电材料。
[0159]
本实施例中，所述半导体结构还包括：硅化物层380，位于所述第一源漏掺杂层330与所述接触孔插塞390之间、以及所述第二源漏掺杂层360与所述接触孔插塞390之间。
[0160]
所述硅化物层380用于减小所述接触孔插塞390与第一源漏掺杂层330和第二源漏掺杂层360之间的接触电阻，以及提高所述接触孔插塞390与第一源漏掺杂层330和第二源漏掺杂层360之间的粘附性，进而提高接触孔插塞390与源漏掺杂层之间的接触性能。
[0161]
所述硅化物层380的材料可以为tisi、nisi或cosi等。本实施例中，硅化物层380的材料为tisi。
[0162]
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形
成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
[0163]
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。