一种碳化硅MOSFET器件的元胞结构及功率半导体器件的制作方法

本发明涉及功率半导体器件技术领域，尤其涉及一种集成sbd的碳化硅金属氧化物半导体场效应晶体管(mosfet)器件的元胞结构和功率半导体器件。

背景技术：

碳化硅(sic)是新型宽禁带半导体材料，具有出色的物理、化学和电性能，例如，碳化硅的击穿电场强度是传统硅的10倍、导热率是硅的3倍等，这使得碳化硅在功率半导体器件，特别是大功率和高温应用环境中非常具有吸引力和应用前景。垂直型mos场效应晶体管包括双注入平面栅型(dmosfet)和沟槽栅型(umosfet)。

碳化硅单极器件(mosfet、sbd)比双极器件(pin、igbt、晶闸管等)更具有优势，这不仅因为与碳化硅pn结内在2v的开启电压有关，更是由于碳化硅双极器件存在着“双极退化”现象，即在载子注入(或激发)之后进行复合，单个schockley型堆垛层错(ssf)的成核和扩展发生在基面位错(bpd)的位置或其他位错的基失面段，扩展的ssf导致载流子寿命的显著降低造成器件通态电阻退化，从而使碳化硅双极性器件压降增大、反向偏置漏电流增大，不利于碳化硅双极性器件的可靠性。

另外，传统平面栅n型沟道结构的mosfet器件的元胞结构，在其元胞结构中除mos结构外仍寄生了一个体pin二极管(bodydiode)，见图1，包括：n+衬底层101、n-漂移区102、p阱区103、n+源区104、栅极氧化层105、栅极多晶硅106、源极金属107、漏极金属108、体pin二极管109。碳化硅mosfet中pin二极管的开启则会引起上述“双极退化”，因此为抑制pin管的开启，传统方法是在器件级别采用sbd与mosfet反并联使用，作为其续流二极管。然而器件级别的反并联会增加模块封装的制造成本，并因额外键合引起杂散电感增加，导致模块电气性能的下降。

技术实现要素：

为了解决现有技术的上述问题，本发明提供了一种集成sbd的碳化硅金属氧化物半导体场效应晶体管(mosfet)元胞结构和功率半导体器件。

本发明提供了一种碳化硅mosfet器件的元胞结构，包括：

位于第一导电类型衬底层上的第一导电类型漂移区；

位于所述漂移区表面内的第二导电类型阱区；

位于所述阱区表面内的增强区，其中所述阱区的表面未被所述增强区完全覆盖；

位于所述增强区、阱区以及漂移区上且与它们同时接触的栅极绝缘层，以及位于所述栅极绝缘层上的栅极；

位于所述增强区上的用于形成欧姆接触的源极金属，其中所述源极金属不与所述栅极绝缘层和栅极接触；以及

位于所述阱区和所述漂移区上的肖特基金属，所述肖特基金属与所述漂移区形成肖特基接触，其中所述肖特基金属比所述源极金属更加远离所述栅极绝缘层和栅极，并且所述肖特基金属与所述源极金属形成电连接。

在本发明的实施例中，

所述肖特基金属的一部分覆盖在一部分所述源极金属上，以与所述源极金属形成电连接。

在本发明的实施例中，

所述肖特基金属与所述源极金属分离设置，并且所述肖特基金属与所述源极金属通过其上方的二次金属形成电连接。

在本发明的实施例中，

所述漂移区内部还设置有不与所述漂移区上的肖特基金属和栅极绝缘层接触的第一导电类型阻挡层，其中所述阻挡层用于阻挡所述阱区中的部分载流子向所述漂移区注入。

在本发明的实施例中，

所述阻挡层以与所述阱区接触的方式设置在所述漂移区内部。

在本发明的实施例中，

所述阻挡层仅与所述阱区部分区域接触。

在本发明的实施例中，

所述阻挡层仅与所述阱区的底部接触。

在本发明的实施例中，

所述阻挡层以不与所述阱区接触的方式设置在所述漂移区内部。

在本发明的实施例中，

所述增强区包括第一导电类型增强源区；

所述源极金属除位于所述增强区中的第一导电类型增强源区上，还同时位于所述阱区上。

在本发明的实施例中，

所述增强区还包括第一导电类型增强源区和第二导电类型增强接触区，其中，所述第一导电类型增强源区比第二导电类型增强接触区更加靠近所述栅极；

所述源极金属位于所述增强区中的所述第一导电类型增强源区和所述第二导电类型增强接触区上。

本发明还提供一种碳化硅mosfet功率半导体器件，

功率半导体器件设置有若干如以上任意一项内容的碳化硅mosfet器件的元胞结构。

与现有技术相比，本发明的一个或多个实施例可以具有如下优点：

1、本发明通过在碳化硅mosfet元胞内集成sbd，并把肖特基金属和源极金属进行有效设置，使模块封装时无需额外封装sbd，降低封装成本，减少了键合线的寄生电感。此外，sbd与mosfet共用器件终端区及有源区，提高了器件面积利用率，进一步提高了器件整体功率密度，提升了器件的电气性能。

2、本发明通过在mosfet元胞中第二导电类型阱区与第一导电类型漂移区的pn结附近漂移区侧设置有较高浓度的第一导电类型阻挡层，且第一导电类型阻挡层避免延伸至漂移区表面，能有效抑制第二导电类型阱区载流子(如空穴)向第一导电类型漂移区的注入，改善碳化硅mosfet的双极退化现象，并提高器件的可靠性。同时第一导电类型阻挡层还可以作为载流子(如电子)存储层，能有效降低sbd和mosfet的通态电阻，同时并不显著提高sbd肖特基漏电流和降低mosfet及sbd的阻断电压，进而提升了器件的电气性能。

本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：

图1示出了现有的传统平面栅n型沟道mosfet及寄生的pin体二极管。

图2是本发明一示例的具有第一导电类型阻挡层的集成sbd的碳化硅mosfet器件的元胞结构剖面示意图。

图3是本发明一示例的设置了第一导电类型阻挡层部分穿通第二导电类型阱区的集成sbd的碳化硅mosfet器件的元胞结构剖面示意图。

图4是本发明一示例的设置了第一导电类型阻挡层仅设置于第二导电类型阱区下方的集成sbd的碳化硅mosfet器件的元胞结构剖面示意图。

图5是本发明一实施例的设置了第一导电类型阻挡层仅浮置于第二导电类型阱区下方的集成sbd的碳化硅mosfet器件的元胞结构剖面示意图。

图6是本发明一实施例第一导电类型阻挡层贯穿mosfet的jfet区的集成sbd的碳化硅mosfet器件的元胞结构剖面结构示意图。

图7是本发明一实施例源极金属和肖特基金属分开设置的集成sbd的碳化硅mosfet器件的元胞结构剖面示意图。

图8是本发明另一实施例的设置了高浓度第二导电类型增强接触区的集成sbd的碳化硅mosfet器件的元胞结构剖面示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下结合附图对本发明作进一步地详细说明，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，在本发明的精神和原则之内，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，本领域人员所做的任何修改、等同替换、改进等所形成的技术方案均应在本发明的保护范围之内。

第一实施例

图2为具有第一导电类型阻挡层的集成肖特二极管(sbd，后续都简称为sbd)的碳化硅mosfet器件的元胞结构剖面示意图。如图2所示，可以包括：第一导电类型衬底层2、第一导电类型漂移区3、第一导电类型阻挡层4、第二导电类型阱区5、第一导电类型增强源区6、栅极绝缘层7、栅极8、源极金属9、肖特基金属10、漏极金属11。

本说明书中的第一导电类型衬底层2可以包括各种半导体元素，例如单晶、多晶或非晶结构的硅或硅锗，也可以包括混合的半导体结构，例如碳化硅、氮化镓、磷化铟、砷化镓、合金半导体或其组合，在此不做限定。在本实施例中的第一导电类型衬底层2优选采用碳化硅衬底，可采用n型或p型碳化硅衬底，在本实施例中以n型衬底为例进行说明。

本实施例第一导电类型为n型，第二导电类型为p型。

本实施例提供了一种碳化硅mosfet器件的元胞结构，包括：

位于第一导电类型衬底层2上的第一导电类型漂移区3；

位于第一导电类型漂移区3表面内的第二导电类型阱区5；

位于第二导电类型阱区5表面内的增强区，其中第二导电类型阱区5的表面未被所述增强区完全覆盖；位于第二导电类型阱区5表面内的第一导电类型增强源区6，其中第二导电类型阱区5的表面未被第一导电类型增强源区6完全覆盖；

位于第一导电类型增强源区6、第二导电类型阱区5以及第一导电类型漂移区3上且与它们同时接触的栅极绝缘层7，以及位于栅极绝缘层7上的栅极8；

位于第一导电类型增强源区6上的用于形成欧姆接触的源极金属9，其中源极金属9不与栅极绝缘层7和栅极8接触；以及

位于第二导电类型阱区5和第一导电类型漂移区3上的肖特基金属10，肖特基金属10与第一导电类型漂移区3形成肖特基接触，其中肖特基金属10比源极金属9更加远离栅极绝缘层7和栅极8，并且肖特基金属10与源极金属9形成电连接。

在本实施例中，第一导电类型漂移区3内部还设置有不与第一导电类型漂移区3上的肖特基金属10和栅极绝缘层7接触的第一导电类型阻挡层4，其中第一导电类型阻挡层4用于阻挡第二导电类型阱区5中的部分载流子向第一导电类型漂移区3注入。

在本实施例中，第一导电类型阻挡层4以与第二导电类型阱区5接触的方式设置在第一导电类型漂移区3内部。

在本实施例中，第一导电类型阻挡层4仅与第二导电类型阱区5部分区域接触。

在本实施例中，第一导电类型阻挡层4仅与第二导电类型阱区5的底部接触。

在本实施例中，第一导电类型阻挡层4以不与第二导电类型阱区5接触的方式设置在第一导电类型漂移区3内部。

在本实施例中，源极金属9除位于第一导电类型增强源区6上，还同时位于第二导电类型阱区5上。

具体地，漏极金属11、第一导电类型衬底层2、第一导电类型漂移区3、第二导电类型阱区5、肖特基金属10即构成了mosfet元胞内置的sbd，可以用作mosfet反偏时的续流二极管，使得mosfet模块封装时无需额外封装sbd，降低了器件的封装成本，同时也减少了因键合引线产生的寄生电感。

具体地，第一导电类型漂移区3内部还设置有不与第一导电类型漂移区3表面的肖特基金属10和栅极绝缘层7接触的第一导电类型阻挡层4，第一导电类型阻挡层4设置成，能够阻挡第二导电类型阱区5中的部分载流子向第一导电类型漂移区3注入；第一导电类型阻挡层4以与第二导电类型阱区5接触的方式设置在第一导电类型漂移区3内部；第一导电类型阻挡层4仅与第二导电类型阱区5部分区域接触；第一导电类型阻挡层4仅与第二导电类型阱区5的底部接触；第一导电类型阻挡层4以不与第二导电类型阱区5接触的方式设置在第一导电类型漂移区3内部。

具体地，本发明的mosfet包含一个较高浓度的第一导电类型衬底层2，浓度约为1×10¹⁸～1×10¹⁹cm^-3。在第一导电类型衬底层2上设置有n-型漂移区3，该第一导电类型漂移区3浓度约为1×10¹⁴～5×10¹⁶cm^-3，具体的浓度可以根据器件的耐压要求来进行优化设置。在第一导电类型漂移区3上方依次设置有第一导电类型阻挡层4、第二导电类型阱区5及高浓度第一导电类型增强源区6。其中在mosfet元胞第二导电类型阱区5与第一导电类型漂移区3的pn结附近漂移区侧设置较高浓度的第一导电类型阻挡层4，第一导电类型阻挡层4浓度约为1×10¹⁶～1×10¹⁷cm^-3，第一导电类型阻挡层4的浓度大于第一导电类型漂移区3的浓度，具体的浓度可以根据器件的耐压要求来进行优化设置，以便实现优化体二极管开启电压与器件阻断电压的折中关系。其中第二导电类型阱区5的浓度范围为1×10¹⁶～5×10¹⁸cm^-3，第一导电类型增强源区6的浓度约为1×10¹⁹cm^-3。

第一导电类型阻挡层4的浓度大于第一导电类型漂移区3的浓度，还能有效抑制第二导电类型阱区5载流子(如空穴)向第一导电类型漂移区3的注入，改善碳化硅mosfet的双极退化现象，提高器件的可靠性。

此外，第一导电类型阻挡层4未延伸至第一导电类型漂移区3表面，且第一导电类型阻挡层4与栅极绝缘层7和肖特基金属10均没有接触，这是为了避免阻断状态下电场在栅极绝缘层7和肖特基金属10表面集中，从而避免损害mosfet栅极绝缘层7的可靠性和sbd漏电流的增加。

第一导电类型阻挡层4还能作为载流子(如电子)存储层，能有效降低sbd区域和mosfet区的通态电阻，同时并不显著提高sbd肖特基的漏电流和降低器件的阻断电压，从而实现较好的器件通态电阻和阻断电压的折中关系。

本发明的第一导电类型阻挡层4的位置有多种设置方式，如：第一导电类型阻挡层(401,402)同时设置在第二导电类型阱区的左右边以及底部区域，如图3和图4，图3为第一导电类型阻挡层部分串通第二导电类型阱区的集成sbd的碳化硅mosfet器件结构示意图，图4为第一导电类型阻挡层仅位于第二导电类型阱区下方的集成sbd的碳化硅mosfet器件结构示意图；或者第一导电类型阻挡层(403)同时设置在距离第二导电类型阱区的左右边以及与底部有间距的区域，如图5，图5只表示了第一导电类型阻挡层仅设置在距离第二导电类型阱区底部有间距的区域，间距范围为1μm～5μm；或者第一导电类型阻挡层(404)设置为贯穿mosfet的jfet区，如图6。

在第一导电类型漂移区3上表面还设置有栅极绝缘层7，且在栅极绝缘层7上方沉积有n型多晶硅8，栅极绝缘层7及n型栅极8设置在两端的源极金属9之间，栅极绝缘层7的厚度≥50nm，n型栅极8浓度≥1×10¹⁸cm^-3。

具体地，肖特基金属10的一部分覆盖在一部分源极金属9上，以与源极金属9形成电连接。肖特基金属10与源极金属9分离设置，并且肖特基金属10与源极金属9通过其上方的二次金属形成电连接。在远离元胞结构中心的部位，源极金属9除与第一导电类型增强源区6形成欧姆接触，还与第二导电类型阱区5同时形成欧姆接触。

具体地，在第一导电类型漂移区3上表面设置有源极金属9和肖特基金属10。其中在第一导电类型漂移区3表面设置有源极金属9，源极金属9与左右两端的第二导电类型阱区5及第一导电类型增强源区6同时接触，并形成欧姆接触，源极金属9与第一导电类型漂移区3没有接触；在第一导电类型漂移区3表面的左右两端设置有肖特基金属10，肖特基金属10与第一导电类型漂移区3表面接触，并形成肖特基接触，肖特基金属10还与源极金属9以及第二导电类型阱区5同时接触；

源极金属9和肖特基金属10分别与半导体材料形成了欧姆接触和肖特基接触，源极金属欧姆接触材料可以为铝等具有低接触电阻率的金属或合金。肖特基金属接触材料则可以选择钛、镍等金属。优选地，肖特基金属9覆盖在源极金属10上方区域。肖特基金属10也可以选择与源极金属9进行分离设置，且分离设置的源极金属9与肖特基金属10再通过表面二次金属进行连接，源极金属9与肖特基金属10之间的层间介质12为氧化物或氮化物，如图7。

具体地，第一导电类型衬底层2下方设置有漏极金属11，漏极金属11为铝等具有低接触电阻率的金属或合金。

综上，本发明实施例通过在碳化硅mosfet元胞内集成sbd，并把肖特基金属和源极金属进行有效设置，使模块封装时无需额外封装sbd，降低封装成本，减少了键合线的寄生电感。此外，本发明实施例通过sbd与mosfet共用器件终端区和有源区，提高了器件面积利用率，进一步提高了器件整体功率密度，提升了器件的电气性能。

本发明实施例通过在mosfet元胞中第二导电类型阱区与第一导电类型漂移区的pn结附近漂移区侧不同区域设置较高浓度的第一导电类型阻挡层，且第一导电类型阻挡层避免延伸至漂移区表面，能有效抑制第二导电类型阱区载流子(如空穴)向第一导电类型漂移区的注入，改善碳化硅mosfet双极退化现象，提高器件的可靠性。同时第一导电类型阻挡层还可以作为载流子(如电子)存储层，能有效降低sbd区域和mosfet区的通态电阻，同时并不显著提高sbd肖特基漏电流和降低器件的阻断电压，提升了器件的电气性能。

第二实施例

图8为本发明的另一个实施例，是设置了高浓度第二导电类型增强接触区的集成sbd的碳化硅mosfet器件的元胞结构剖面示意图。

本说明书中的第一导电类型衬底层2可以包括各种半导体元素，例如单晶、多晶或非晶结构的硅或硅锗，也可以包括混合的半导体结构，例如碳化硅、氮化镓、磷化铟、砷化镓、合金半导体或其组合，在此不做限定。在本实施例中的第一导电类型衬底层2优选采用碳化硅衬底，可采用n型或p型碳化硅衬底，在本实施例中以n型衬底为例进行说明。

本实施例第一导电类型为n型，第二导电类型为p型。

本实施例提供了一种碳化硅mosfet器件的元胞结构，包括：

位于第一导电类型衬底层2上的第一导电类型漂移区3；

位于第一导电类型漂移区3表面内的第二导电类型阱区5；

位于第二导电类型阱区5表面内的第一导电类型增强源区6，其中第二导电类型阱区5的表面未被第一导电类型增强源区6完全覆盖；

位于第一导电类型增强源区6、第二导电类型阱区5以及第一导电类型漂移区3上且与它们同时接触的栅极绝缘层7，以及位于栅极绝缘层7上的栅极8；

位于第一导电类型增强源区6上的用于形成欧姆接触的源极金属9，其中源极金属9不与栅极绝缘层7和栅极8接触；以及

位于第二导电类型阱区5和第一导电类型漂移区3上的肖特基金属10，肖特基金属10与第一导电类型漂移区3形成肖特基接触，其中肖特基金属10比源极金属9更加远离栅极绝缘层7和栅极8，并且肖特基金属10与源极金属9形成电连接。

在本实施例中，第一导电类型漂移区3内部还设置有不与第一导电类型漂移区3上的肖特基金属10和栅极绝缘层7接触的第一导电类型阻挡层4，其中第一导电类型阻挡层4用于阻挡第二导电类型阱区5中的部分载流子向第一导电类型漂移区3注入。

在本实施例中，第一导电类型阻挡层4以与第二导电类型阱区5接触的方式设置在第一导电类型漂移区3内部。

在本实施例中，第一导电类型阻挡层4仅与第二导电类型阱区5部分区域接触。

在本实施例中，第一导电类型阻挡层4仅与第二导电类型阱区5的底部接触。

在本实施例中，第一导电类型阻挡层4以不与第二导电类型阱区5接触的方式设置在第一导电类型漂移区3内部。

在本实施例中，源极金属9除位于第一导电类型增强源区6上，还同时位于第二导电类型阱区5上。

在本实施例中，除了第一导电类型增强源区6，第二导电类型阱区5的表面内还设置有第二导电类型增强接触区13，其中第二导电类型阱区5的表面未被第一导电类型增强源区6和第二导电类型增强接触区13完全覆盖；

源极金属9除位于第一导电类型增强源区6上，还同时位于第二导电类型增强接触区13上。

具体地，漏极金属11、第一导电类型衬底层2、第一导电类型漂移区3、第二导电类型阱区5、肖特基金属10即构成了mosfet元胞内置的sbd，可以用作mosfet反偏时的续流二极管，使得mosfet模块封装时无需额外封装sbd，降低了器件的封装成本，同时也减少了因键合引线产生的寄生电感。

具体地，第一导电类型漂移区3内部还设置有不与第一导电类型漂移区3表面的肖特基金属10和栅极绝缘层7接触的第一导电类型阻挡层4，第一导电类型阻挡层4设置成，能够阻挡第二导电类型阱区5中的部分载流子向第一导电类型漂移区3注入；第一导电类型阻挡层4以与第二导电类型阱区5接触的方式设置在第一导电类型漂移区3内部；第一导电类型阻挡层4仅与第二导电类型阱区5部分区域接触；第一导电类型阻挡层4仅与第二导电类型阱区5的底部接触；第一导电类型阻挡层4以不与第二导电类型阱区5接触的方式设置在第一导电类型漂移区3内部。

具体地，本发明的mosfet包含一个较高浓度的第一导电类型衬底层2，浓度约为1×10¹⁸～1×10¹⁹cm^-3。在第一导电类型衬底层2上设置有n-型漂移区3，该第一导电类型漂移区3浓度约为1×10¹⁴～5×10¹⁶cm^-3，具体的浓度可以根据器件的耐压要求来进行优化设置。在第一导电类型漂移区3上方依次设置有第一导电类型阻挡层4、第二导电类型阱区5及高浓度第一导电类型增强源区6。其中在mosfet元胞第二导电类型阱区5与第一导电类型漂移区3的pn结附近漂移区侧设置较高浓度的第一导电类型阻挡层4，第一导电类型阻挡层4浓度约为1×10¹⁶～1×10¹⁷cm^-3，第一导电类型阻挡层4的浓度大于第一导电类型漂移区3的浓度，具体的浓度可以根据器件的耐压要求来进行优化设置，以便实现优化体二极管开启电压与器件阻断电压的折中关系。其中第二导电类型阱区5的浓度范围为1×10¹⁶～5×10¹⁸cm^-3，第一导电类型增强源区6的浓度约为1×10¹⁹cm^-3。

第一导电类型阻挡层4的浓度大于第一导电类型漂移区3的浓度，还能有效抑制第二导电类型阱区5载流子(如空穴)向第一导电类型漂移区3的注入，改善碳化硅mosfet的双极注入现象，改善碳化硅双极退化现象，并提高器件的可靠性。

此外，第一导电类型阻挡层4未延伸至第一导电类型漂移区3表面，且第一导电类型阻挡层4与栅极绝缘层7和肖特基金属10均没有接触，这是为了避免阻断状态下电场在栅极绝缘层的集中，并避免sbd漏电流的增加，从而实现较好的通态压降与阻断电压的折中关系。

第一导电类型阻挡层4还能作为载流子(如电子)存储层，能有效降低sbd区域和mosfet区的通态电阻，在降低sbd通态压降的同时并不显著提高sbd肖特基的漏电流和降低器件的阻断电压，提升了器件的电气性能。

本发明的第一导电类型阻挡层4的位置有多种设置方式，如：第一导电类型阻挡层(401,402)同时设置在第二导电类型阱区的左右边以及底部区域，如图3和图4，图3为第一导电类型阻挡层部分串通第二导电类型阱区的集成sbd的碳化硅mosfet器件结构示意图，图4为第一导电类型阻挡层仅位于第二导电类型阱区下方的集成sbd的碳化硅mosfet器件结构示意图；或者第一导电类型阻挡层(403)同时设置在距离第二导电类型阱区的左右边以及与底部有间距的区域，如图5，图5只表示了第一导电类型阻挡层仅设置在距离第二导电类型阱区底部有间距的区域，间距范围为1μm～5μm；或者第一导电类型阻挡层(404)设置为贯穿mosfet的jfet区，如图6。

具体地，肖特基金属10的一部分覆盖在一部分源极金属9上，以与源极金属9形成电连接。肖特基金属10与源极金属9分离设置，并且肖特基金属10与源极金属9通过其上方的二次金属形成电连接。

具体地，除了第一导电类型增强源区6，第二导电类型阱区5的表面内还设置有第二导电类型增强接触区13，其中第二导电类型阱区5的表面未被第一导电类型增强源区6和第二导电类型增强接触区13完全覆盖；在远离元胞结构中心的部位，源极金属9除与第一导电类型增强源区6形成欧姆接触，还与第二导电类型增强接触区13同时形成欧姆接触。

具体地，在器件两边的第二导电类型阱区5上方还设置第二导电类型增强接触区13，第二导电类型增强接触区13设置在第一导电类型漂移区3靠外端，第二导电类型增强接触区13一端与第一导电类型漂移区5接触，第二导电类型增强接触区13下方与第二导电类型阱区5及第一导电类型阻挡层4连接，第二导电类型增强接触区13靠近第一导电类型漂移区3中心的另一端和第一导电类型增强源区6及第二导电类型阱区5接触，第二导电类型增强接触区13上方和源金属9及肖特基金属10接触。其中第二导电类型增强接触区13的浓度＞5×10¹⁸cm^-3，能改善源极金属9的欧姆接触，同时避免寄生的双极型晶体管(bjt)触发，并避免第一导电类型阻挡4区接触肖特基金属10造成漏电流过大。

在第一导电类型漂移区3上表面还设置有栅极绝缘层7，且在栅极绝缘层7上方沉积有n型多晶硅8，栅极绝缘层7及n型栅极8设置在两端的源极金属9之间，栅极绝缘层7的厚度≥50nm，栅极绝缘层7浓度≥1×10¹⁸cm^-3。

具体地，在第一导电类型漂移区3上表面设置有源极金属9和肖特基金属10。其中在第一导电类型漂移区3表面设置有源极金属9，源极金属9与左右两端的第二导电类型阱区5及第一导电类型增强源区6同时接触，并形成欧姆接触，源极金属9与第一导电类型漂移区3没有接触；在第一导电类型漂移区3表面的左右两端设置有肖特基金属10，肖特基金属10与第一导电类型漂移区3表面接触，并形成肖特基接触，肖特基金属10还与源极金属9以及第二导电类型阱区5同时接触；

源极金属9和肖特基金属10分别与半导体材料形成了欧姆接触和肖特基接触，源极金属欧姆接触材料可以为铝等具有低接触电阻率的金属或合金。肖特基金属接触材料则可以选择钛、镍等金属。优选地，肖特基金属9覆盖在源极金属10上方区域。肖特基金属10也可以选择与源极金属9进行分离设置，且分离设置的源极金属9与肖特基金属10再通过表面二次金属进行连接，源极金属9与肖特基金属10之间的层间介质12为氧化物或氮化物，如图7。

具体地，第一导电类型衬底层2下方设置有漏极金属11，漏极金属11为铝等具有低接触电阻率的金属或合金。

综上所述，本发明实施例通过在碳化硅mosfet元胞内集成sbd，并把肖特基金属和源极金属进行有效设置，使模块封装时无需额外封装sbd，降低封装成本，减少了键合线的寄生电感。此外，本发明实施例通过sbd与mosfet共用器件终端区和有源区，提高了器件面积利用率，进一步提高了器件整体功率密度，提升了器件的电气性能。

本发明实施例通过在mosfet元胞中第二导电类型阱区与第一导电类型漂移区的pn结附近漂移区侧不同区域设置较高浓度的第一导电类型阻挡层，且第一导电类型阻挡层避免延伸至漂移区表面，能有效抑制第二导电类型阱区载流子(如空穴)向第一导电类型漂移区的注入，改善碳化硅mosfet双极退化现象，提高器件的可靠性。同时第一导电类型阻挡层还可以作为载流子(如电子)存储层，能有效降低sbd区域和mosfet区的通态电阻，同时并不显著提高sbd肖特基漏电流和降低器件的阻断电压，提升了器件的电气性能。

此外，在其他实施例中，本发明同样适用于p沟道mosfet，当用于p沟道mosfet时，第一导电类型阻挡层在p沟道mosfet中需设置为p型电子阻挡层。

此外，在其他实施例中，本发明还提供一种碳化硅mosfet功率半导体器件，功率半导体器件设置有若干如以上任意一实施例内容的碳化硅mosfet器件的元胞结构。

还需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。

并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。

除非有所知名为相反之意，本说明书及所附权利要求中的数值参数是近似值，能够根据通过本公开的内容所得的所需特性改变。具体而言，所有使用于说明书及权利要求中表示组成的含量、反应条件等的数字，应理解为在所有情况中是受到「约」的用语所修饰。

一般情况下，其表达的含义是指包含由特定数量在一些实施例中±10％的变化、在一些实施例中±5％的变化、在一些实施例中±1％的变化、在一些实施例中±0.5％的变化。

再者，单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。

虽然本发明公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所述技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，本发明的保护范围并不局限于文中公开的特定实施例，而是包括落入权利要求范围内的所有技术方案。