存储单元及存储装置的制作方法

本公开内容系关于一种存储单元及其制造方法、以及包含此存储单元的存储装置。

背景技术：

闪存(flash memory)系一种非易失性(non-volatile)存储器。当闪存缺乏外部电源供应时，亦能保存存储器中的信息内容。闪存是由许多存储单元组成的。习知的闪存系利用浮动栅极晶体管(floating gate transistor)作为储存单元，并根据储存于浮动栅极上的电荷量来决定其储存状态。

然而，习知的闪存具有操作电压大、结构复杂而制造不易、编程(program)与读取(read)速度慢、以及循环寿命低等缺点。因此，业界亟需一种新颖且不具上述缺点的闪存。

技术实现要素：

本公开内容的一态样系提供一种存储单元，包括薄膜晶体管层、栅极介电层、栅极导电层、第一加热器、第二加热器、相变层、以及介电层。薄膜晶体管层包含沟道层以及接触沟道层相对两侧的第一源极/漏极结构与第二源极/漏极结构。栅极介电层，设置于薄膜晶体管层的下方。栅极导电层设置于栅极介电层的下方，用以控制沟道层的导通或关闭。第一加热器和第二加热器分别设置于第一源极/漏极结构及第二源极/漏极结构上。相变层设置于沟道层之上，并接触第一加热器及第二加热器。介电层设置于相变层之下，相变层通过介电层而与沟道层分开。

在本公开内容的一实施方式中，相变层设置于第一加热器及第二加热器上，且相变层的两端的底部接触第一加热器及第二加热器。

在本公开内容的一实施方式中，第一加热器的一上表面、第二加热器的一上表面、以及介电层的一上表面共平面。

在本公开内容的一实施方式中，相变层设置于第一加热器与第二加热器之间，且相变层的两端的侧壁接触第一加热器及第二加热器。

在本公开内容的一实施方式中，第一加热器的一上表面、第二加热器的一上表面、以及相变层的一上表面共平面。

在本公开内容的一实施方式中，存储单元，进一步包括一栅极金属层，设置于栅极导电层之下。

本公开内容的另一态样系提供一种存储装置，包括串联连接的多个上述之存储单元。

由上述实施方式可知，本实用新型提供一种存储单元及包含此存储单元的存储装置。本实用新型简化了存储单元的结构及制造处理。相较于先前技术，本实用新型的存储装置具有较低的操作电压，以及较高的编程与读取速度。此外，在习知的存储装置中，浮动栅极容易因较大操作电压而损坏。相较于此，由于本实用新型的存储装置的操作电压较低，因此较不易损害装置中的各组件，从而提升了装置的循环寿命。

以下将以实施方式对上述之说明作详细的描述，并对本公开内容的技术方案提供更进一步的解释。

附图说明

当结合附图阅读时，从以下详细描述中可以更好地理解本公开之各个方面。应注意，依据工业中之标准实务，多个结构并未按比例绘制。实际上，多个结构之尺寸可任意增大或缩小，以便使论述明晰。

图1绘示根据本公开内容的一些实施方式的存储装置的电路示意图。

图2绘示根据本公开内容的一些实施方式的存储单元的剖面示意图。

图3绘示根据本公开内容的其他实施方式的存储单元的剖面示意图。

图4绘示根据本公开内容的一些实施方式的存储装置的俯视示意图。

图5A～17A及图5B～17B绘示根据本公开内容的一些实施方式的存储单元的制造方法的各个阶段的剖面示意图。

图18A～23A及图18B～23B绘示根据本公开内容的其他实施方式的存储单元的制造方法的各个阶段的剖面示意图。

具体实施方式

以下公开内容提供许多不同实施例或实例以用于实现所提供标的物之不同的结构。下文描述组件及排列之特定实例以简化本公开。当然，此等仅仅为实例，并不旨在限制本公开。举例而言，在随后描述中的在第二结构之上或在第二结构上形成第一结构可包括形成直接接触的第一结构和第二结构之实施例，还可以包括在第一结构和第二结构之间形成额外结构，从而使第一结构和第二结构不直接接触之实施例。另外，本公开在各实例中可重复组件符号及/或字母。此重复系出于简化及清楚之目的，且本身不指示所论述各实施例及/或构造之间的关系。

另外，空间相对用语，诸如“下方”、“以下”、“下部”、“上方”、“上部”及类似者，在此用于简化描述附图所示的一个组件或结构与另一组件(或多个组件)或结构(或多个结构)之关系。除附图中描绘之方向外，空间相对用语旨在包含于使用或操作中之装置的不同方向。装置可为不同之方向(旋转90度或在其他的方向)，并且在此使用之空间相关描述词也可相应地被解释。

请参照图1。图1绘示根据本公开内容的一些实施方式的存储装置1a的电路示意图。如图1所示，存储装置1a包含多个存储单元10a、多个N型金属氧化物半导体(NMOS)晶体管11、12、多条字线(word line)WL0～WL7、多条位线(bit line)BL1～BL3、多条源极线CS、一源极控制线SSG、以及一漏极控制线DSG。存储单元10a包含并联连接的一晶体管及一电阻(one transistor-one resistor，1T1R)。多个存储单元10a串联连接，并电连接至NMOS晶体管11之漏极和NMOS晶体管12之源极。

NMOS晶体管11之源极电连接至一条源极线CS，而NMOS晶体管12之漏极电连接至一条位线(例如BL1)。NMOS晶体管11之栅极电连接至源极控制线SSG，而NMOS晶体管12之栅极电连接至漏极控制线DSG。因此，可藉由源极控制线SSG及漏极控制线DSG之电压讯号来开关NMOS晶体管11、12，从而控制电流进出此串联连接的多个存储单元10a。

各存储单元10a的晶体管包含一栅极，其电连接至多条字线WL0～WL7中的一条。因此，可藉由各字线WL0～WL7之电压讯号来控制电流是否流经该存储单元10a的电阻组件，以对该存储单元10a进行编程(program)与读取(read)，下文将详细叙述。

请参照图2。图2绘示根据本公开内容的一些实施方式的存储单元10a的剖面示意图。如图2所示，存储单元10a包括薄膜晶体管层120、栅极结构200、第一加热器410、第二加热器420、以及相变层500。

具体地，在本实用新型之部分实施方式中，存储单元10a更包括基板702及设置在基板702上的介电层704。在一些实施例中，基板702包括硅基板、硅锗基板、碳化硅基板或硅覆绝缘(silicon-on-insulator，SOI)基板等，但不以此为限。在一些实施例中，介电层704包含氧化物、氮化物、氮氧化物或其组合。例如，氧化硅、氮化硅、氮氧化硅或其组合。

栅极结构200包含栅极导电层210、栅极介电层220、栅极金属层230、以与栅极间隔物240。具体地，栅极导电层210、栅极金属层230、以与栅极间隔物240嵌置于介电层704中。如图2所示，栅极导电层210设置于栅极金属层230上，而栅极间隔物240设置于栅极导电层210的相对两侧壁上，以与栅极金属层230的相对两侧壁上。在一些实施例中，栅极导电层210包含多晶硅，例如N型掺杂的多晶硅。在一些实施例中，栅极金属层230包含Ti、Ta、TiN、TaN、NiSi或CoSi等，但不以此为限。通过设置栅极金属层230接触栅极导电层210，可降低栅极的电阻负载效应，从而改善RC(resistance–capacitance)延迟问题。

栅极间隔物240可为单层结构或多层结构。例如，在本实施方式中，栅极间隔物240包含第一间隔物241及第二间隔物242。第一间隔物241设置于栅极导电层210的相对两侧壁上，以与栅极金属层230的相对两侧壁上，而第二间隔物242设置于第一间隔物241的外侧壁上。详细地，第二间隔物242的上表面高于第一间隔物241的上表面。而第二间隔物242的上表面与栅极导电层210的上表面共平面，并暴露于介电层704外。在一些实施例中，栅极间隔物240包含氧化物、氮化物、氮氧化物或其组合。例如，在一实施例中，第一间隔物241为氧化硅，而第二间隔物242为氮化硅。

栅极介电层220覆盖介电层704、栅极导电层210、以与栅极间隔物240。根据一些实施例，栅极介电层220包括氧化硅、氮化硅或多层之上述材料。在其他的实施例中，栅极介电层220包括高介电常数之介电材料。例如，栅极介电层220之介电常数值约大于7.0，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb之金属氧化物或硅酸盐及上述之组合。

薄膜晶体管层120包含沟道层100以及接触沟道层100相对两侧的第一源极/漏极结构310与第二源极/漏极结构320。沟道层100、第一源极/漏极结构310、以及第二源极/漏极结构320设置于栅极介电层220上。具体地，第一源极/漏极结构310与第二源极/漏极结构320位于栅极导电层210的相对两侧，而沟道层100设置于第一源极/漏极结构310与第二源极/漏极结构320之间，并与两者接触。栅极导电层210与栅极金属层230的宽度略大于沟道层100的宽度，用以控制沟道层100的导通或关闭。此外，在垂直的投影的方向上，沟道层100完全被栅极介电层220涵盖。在本实用新型之部分实施方式中，沟道层100包含多晶硅与单晶硅，且第一源极/漏极结构310及第二源极/漏极结构320包含N型掺杂的多晶硅与单晶硅。

第一加热器410和第二加热器420分别设置于第一源极/漏极结构310及第二源极/漏极结构320上。在本实用新型之部分实施方式中，存储单元10a更包括介电层706，且此介电层706设于第一加热器410与第二加热器420之间。详细地，第一加热器410的上表面、第二加热器420的上表面、以及介电层706的上表面共平面，如图2所示。在一些实施例中，第一加热器410和第二加热器420包含钛、氮化钛、氮化钽、氮化铝钛、氮化铝钽或其组合。可替代地，在其他实施例中，第一加热器410和第二加热器420包含硅化钴、硅化镍、硅化钛、硅化铂、或是其他金属硅化物。在一些实施例中，介电层706包含氧化物、氮化物、氮氧化物或其组合。

相变层500设置于沟道层100之上，并接触第一加热器410及第二加热器420。具体地，相变层500设置于第一加热器410、第二加热器420、以及介电层706上，且相变层500的两端的底部接触第一加热器410及第二加热器420。如图2所示，相变层500通过介电层706而与沟道层100隔开，从而可避免相变层500的金属离子扩散或渗入沟道层100中而造成污染。在一些实施例中，相变层500包含锗锑碲(Ge2Sb2Te5、Ge3Sb6Te5，GST)、氮掺杂锗锑碲(nitrogen-doped Ge2Sb2Te5)、碲化锑(Sb2Te)、锗化锑(GeSb)、铟掺杂碲化锑(In-doped Sb2Te)或其组合。

如前所述，可藉由控制字线之电压讯号来控制电流是否流经存储单元10a的电阻组件，以进行编程与读取。具体而言，在栅极导电层210施加适当偏压时，沟道层100接近栅极介电层的表面导通，因此沟道层100的电阻值较相变层500的电阻值低，因此电流可从第一源极/漏极结构310通过沟道层100流至第二源极/漏极结构320。反之，当未施加适当偏压于栅极导电层210时，沟道层100不导通，因此沟道层100的电阻值远高于相变层500的电阻值，因此电流将从第一源极/漏极结构310通过第一加热器410、相变层500、以及第二加热器420流至第二源极/漏极结构320。据此，在进行编程时，通过欧姆加热(ohmic heating)将相变层500加热，并利用通过相变层的电流大小与冷却速度的快慢使相变层于结晶相与非结晶相间转换，而能储存数据的不同数值。

请参照图3。图3绘示根据本公开内容的其他实施方式的存储单元10b的剖面示意图。须说明的是，在图3中，与图2相同或相似之组件被给予相同的符号，并省略相关说明。图3的存储单元10b与图2的存储单元10a相似，差异在于，存储单元10b的介电层706的上表面低于第一加热器410的上表面和第二加热器420的上表面。相变层500设置于第一加热器410与第二加热器420之间，且相变层500的两端的侧壁接触第一加热器410及第二加热器420。此外，如图3所示，第一加热器410的上表面、第二加热器420的上表面、以及相变层500的上表面共平面。但应理解，在某些实施例中，第一加热器410的上表面、第二加热器420的上表面、以及相变层500的上表面亦可非共平面。

值得一提的是，通过将相变层500设置于第一加热器410与第二加热器420之间，可减少相变层500与第一加热器410或第二加热器420之间的接触面积。从而，可增加电流密度，以使相变层500的相态转换速度增加，并减少功率消耗。

此外，相较于相变层500设置于第一加热器410与第二加热器420上(如图2所示)，将相变层500设置于第一加热器410与第二加热器420之间(如图3所示)，可改善数据读取错误(read error)的问题。具体而言，相较于图3，电流通过图2的相变层500的路径(或称为开关区域(switch region))较大。从而，当进行编程时，操作电压的误差可能影响相变层500的开关区域大小，进而容易产生数据读取错误的问题。相较于此，图3的相变层500设置于第一加热器410与第二加热器420之间，因此电流通过相变层500的路径局限于此处。从而，当进行编程时，操作电压的误差所影响的相变层500的开关区域变化不大，进而可改善数据读取错误的问题。

图4绘示根据本公开内容的一些实施方式的存储装置1a的俯视示意图。图5A～17A为根据本公开内容的一些实施方式的存储装置1a的制造方法，沿着图4的线A-A"截取的各个阶段的剖面示意图，而图5B～17B为沿着图4的线B-B"截取的各个阶段的剖面示意图。

请参照图5A及5B，先提供基板702，并形成介电层704"于基板702上方。在本实用新型之部分实施方式中，利用化学气相沉积或其他合适的薄膜沉积技术来形成介电层704"。

接下来，在图6A及6B中，图案化介电层704"以形成具有多个开口704a的图案化介电层704。在本实用新型之部分实施方式中，利用光刻与蚀刻处理、激光钻孔处理或其他合适的处理形成开口704a。接着，形成第一间隔物241及第二间隔物242于各开口704a的侧壁上。举例来说，利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积氧化硅、氮化硅或氮氧化硅等介电材料于介电层704上，以及各开口704a的侧壁及下表面上。随后，非等向性移除介电层704上的介电材料，以及开口704a的下表面上的介电材料，以形成第一间隔物241及第二间隔物242。

请参照图7A及7B。形成栅极金属层230于各开口704a中。例如，利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积Ti、Ta、TiN、TaN、NiSi或CoSi等材料于介电层704上及各开口704a中。接着，形成图案化光阻层(未绘示)于介电层704上，并以图案化光阻层作为蚀刻屏蔽，蚀刻上述材料，以形成栅极金属层230。

形成栅极金属层230之后，如图8A及8B所示，形成栅极导电层210于各开口704a的剩余部分中。在本实用新型之部分实施方式中，利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积多晶硅于介电层704上及各开口704a的剩余部分中。随后，利用化学机械研磨(chemical mechanical polishing，CMP)处理，移除过量的多晶硅，以形成栅极导电层210。在化学机械研磨处理之后，所形成的栅极导电层210的上表面、第二间隔物242的上表面、以及介电层704的上表面共平面。

接下来，在图9A及9B中，形成栅极介电层220覆盖栅极导电层210、第二间隔物242、以及介电层704，从而形成前驱结构1c。例如，利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积氧化硅或氮化硅等材料于栅极导电层210、第二间隔物242、以及介电层704上，以形成栅极介电层220。

请参照图10A及10B。形成一非晶硅层于栅极介电层220上。例如，利用溅射(sputtering)法、物理气相沉积、化学气相沉积、原子层沉积等方式，形成非晶硅层于栅极介电层220上。接着，执行退火处理，以使非晶硅层结晶而形成一多晶硅层或单晶硅层。较佳地，上述退火处理是在氩气气氛下执行。

接下来，对多晶硅层或单晶硅层进行图案化，以形成具有多个沟槽102a(如图10B所示)的图案化多晶硅层或单晶硅层102。例如，形成图案化光阻层(未绘示)于多晶硅层或单晶硅层上，并以图案化光阻层作为蚀刻屏蔽，蚀刻多晶硅层或单晶硅层，以形成沟槽102a。随后，移除图案化光阻层。接着，形成浅沟槽隔离结构104于各沟槽102a中。例如，利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积氧化物、氮化物、氮氧化物等介电材料于图案化多晶硅层或单晶硅层102上，以及各沟槽102a中。随后，利用化学机械研磨处理，移除过量的介电材料，以形成浅沟槽隔离结构104。在化学机械研磨处理之后，所形成的浅沟槽隔离结构104的上表面与图案化多晶硅层或单晶硅层102的上表面共平面。

形成浅沟槽隔离结构104之后，如图11A及11B所示，执行一植入处理于图案化多晶硅层或单晶硅层102的一部分，以形成包含多个源极/漏极结构(例如第一源极/漏极结构310、第二源极/漏极结构320)、以及沟道层100的薄膜晶体管层120。具体地，如图11A所示，所形成的第一源极/漏极结构310和第二源极/漏极结构320位于多个栅极导电层210中之一者的相对两侧但与栅极导电层210部分重迭。沟道层100位于第一源极/漏极结构310与第二源极/漏极结构320之间，并接触第一源极/漏极结构310与第二源极/漏极结构320。此外，在垂直的投影的方向上，沟道层100完全被栅极介电层220涵盖。

接下来，在图12A及12B中，形成具有多个开口(例如第一开口706a、第二开口706b)的图案化介电层706于薄膜晶体管层120的沟道层100上。例如，利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积氧化物、氮化物、氮氧化物等介电材料于薄膜晶体管层120上。接着，对上述介电材料进行图案化，以形成图案化介电层706。进行图案化的方法，例如是形成图案化光阻层(未绘示)于介电材料上，并以图案化光阻层作为蚀刻屏蔽，蚀刻介电材料，以形成图案化介电层706。随后，移除图案化光阻层。如图12A所示，第一开口706a及第二开口706b分别暴露出第一源极/漏极结构310及第二源极/漏极结构320。

接着，形成多个加热器(例如第一加热器410、第二加热器420)于图案化介电层706的多个开口(例如第一开口706a、第二开口706b)中。举例来说，利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积钛、氮化钛、氮化钽、氮化铝钛或氮化铝钽等加热器材料于图案化介电层706上面以及图案化介电层706的多个开口中。随后，利用化学机械研磨处理，移除过量的加热器材料，以形成多个加热器。在化学机械研磨处理之后，所形成的各加热器(例如第一加热器410、第二加热器420)的上表面与图案化介电层706的上表面共平面。

请参照图13A及13B。形成相变层500于多个加热器(例如第一加热器410、第二加热器420)、以及图案化介电层706上。例如，利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积锗锑碲、氮掺杂锗锑碲、碲化锑、锗化锑、铟掺杂碲化锑等相变材料覆盖图案化介电层706以及各加热器(如第一加热器410、第二加热器420)。接着，对上述相变材料进行图案化，以形成相变层500。进行图案化的方法，例如是形成图案化光阻层(未绘示)于相变材料上，并以图案化光阻层作为蚀刻屏蔽，蚀刻相变材料，以形成相变层500。随后，移除图案化光阻层。如图13A所示，相变层500跨越并接触多个加热器。应理解的是，在图案化相变材料之后，暴露出最左侧及最右侧的加热器430(或称为导电触点430)及加热器440(或称为导电触点440)。

形成相变层500之后，如图14A及14B所示，形成第一层间介电层(interlayer dielectric layer，ILD)708覆盖导电触点430、440、图案化介电层706、以及相变层500。第一层间介电层708具有多个开口708a暴露出导电触点430及导电触点440。在本实用新型之部分实施方式中，利用化学气相沉积或其他合适的薄膜沉积技术，沉积氧化物、氮化物或氮氧化物等介电材料于导电触点430、440、图案化介电层706、以及相变层500上，以形成第一层间介电层708。接着，利用光刻与蚀刻处理、激光钻孔处理或其他合适的处理，来形成贯穿第一层间介电层708的开口708a。

接下来，形成导电插塞802、804于第一层间介电层708的开口708a中。例如，利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积钛、钽、钨、铝、铜、钼、铂或氮化钛等金属材料于第一层间介电层708上，以及开口708a中。随后，利用化学机械研磨处理，移除过量的金属材料，以形成导电插塞802、804。在化学机械研磨处理之后，所形成的导电插塞802的上表面、导电插塞804的上表面、以及第一层间介电层708的上表面共平面。之后，可形成源极线(未绘示)接触导电插塞804，从而使源极线通过导电插塞804及导电触点440，电连接至最右侧的源极/漏极结构340。

接下来，在图15A及15B中，形成第二层间介电层710覆盖导电插塞802、导电插塞804、以及第一层间介电层708。第二层间介电层710具有开口710a暴露出导电插塞802。在本实用新型之部分实施方式中，利用化学气相沉积或其他合适的薄膜沉积技术，沉积氧化物、氮化物或氮氧化物等介电材料于导电插塞802、导电插塞804、以及第一层间介电层708上。接着，利用光刻与蚀刻处理、激光钻孔处理或其他合适的处理，来形成贯穿第二层间介电层710的开口710a。

接下来，形成导电插塞806于第二层间介电层710的开口710a中。例如，利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积钛、钽、钨、铝、铜、钼、铂或氮化钛等金属材料于第二层间介电层710上，以及开口710a中。随后，利用化学机械研磨处理，移除过量的金属材料，以形成导电插塞806。在化学机械研磨处理之后，所形成的导电插塞806的上表面与第二层间介电层710的上表面共平面。

请参照图16A及16B。形成导电插塞808(如图16B所示)贯穿第一层间介电层708、第二层间介电层710、图案化介电层706、沟道层100、栅极介电层220、以与栅极导电层210，导电插塞808与栅极金属层230接触。例如，利用光刻与蚀刻处理、激光钻孔处理或其他合适的处理，来形成贯穿上述各层的开口。接着，利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积钛、钽、钨、铝、铜、钼、铂或氮化钛等金属材料于第二层间介电层710上，并填入所述开口中。随后，利用化学机械研磨处理，移除过量的金属材料，以形成导电插塞808。在化学机械研磨处理之后，所形成的导电插塞808的上表面与第二层间介电层710的上表面共平面。

形成导电插塞808之后，如图17A及17B所示，形成位线BL及字线WL于第二层间介电层710上，以形成存储装置1a。例如，利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积钛、钽、钨、铝、铜、化钛或氮化钽等导电材料覆盖第二层间介电层710。接着，对导电材料进行图案化，以形成位线BL及字线WL。进行图案化的方法，例如是形成图案化光阻层(未绘示)于导电材料上，并以图案化光阻层作为蚀刻屏蔽，蚀刻导电材料，以形成位线BL及字线WL。随后，移除图案化光阻层。

如图17A所示，位线BL接触导电插塞806，从而位线BL可通过导电插塞806、导电插塞802、以及导电触点430，电连接至最左侧的源极/漏极结构330。如图17B所示，字线WL接触导电插塞808，从而字线WL可通过导电插塞808，电连接至栅极导电层210与栅极金属层230。

图18A～23A为根据本公开内容的其他实施方式的存储装置1b的制造方法，沿着图4的线A-A"截取的各个阶段的剖面示意图，而图18B～23B为沿着图4的线B-B"截取的各个阶段的剖面示意图。

图18A及18B接续图11A及11B，形成图案化介电层706于薄膜晶体管层120的沟道层100上，并形成相变层500于图案化介电层706上。例如，利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积氧化物、氮化物、氮氧化物等介电材料，以形成一介电层覆盖薄膜晶体管层120。接着，利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积前述相变材料于该介电层上。随后，对该介电层及该相变材料进行图案化，以形成图案化介电层706及相变层500。如图18A所示，图案化介电层706及相变层500共同具有多个开口(例如第一开口706a、第二开口706b)。各开口分别暴露出对应的源极/漏极结构。

接下来，在图19A及19B中，形成多个加热器(例如第一加热器410、第二加热器420)于各开口(例如第一开口706a、第二开口706b)中。

形成加热器的方式，举例来说，可利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积钛、氮化钛、氮化钽、氮化铝钛或氮化铝钽等加热器材料于相变层500上，并填入相变层500的多个开口(例如第一开口706a、第二开口706b)中。接下来，对加热器材料进行图案化，以形成各加热器(例如第一加热器410、第二加热器420)。例如，形成图案化光阻层(未绘示)于加热器材料上，并以图案化光阻层作为蚀刻屏蔽，蚀刻加热器材料，以形成各加热器。随后，移除图案化光阻层。

可替代地，形成加热器的方式例如是利用物理气相沉积、化学气相沉积、原子层沉积等方式，沉积钴、镍、钛或铂等金属材料于相变层500上，并填入相变层500的多个开口(例如第一开口706a、第二开口706b)中。接着，进行一退火处理，使位于该些开口中的金属材料与其下的源极/漏极结构(例如第一源极/漏极结构310、第二源极/漏极结构320)中的硅进行反应，从而形成金属硅化物以作为加热器。随后，执行一蚀刻处理，将未反应的金属材料移除。值得一提的是，相较于上述沉积加热器材料，并对加热器材料进行图案化来形成各加热器的方法，采用沉积金属材料，并执行退火处理来形成各加热器的方法可省略一道曝光、显影步骤，因此具有较低成本之优势。

如图20A及20B所示，形成第一层间介电层708覆盖各加热器(例如第一加热器410、第二加热器420)、导电触点430、440、沟道层100、以及相变层500。第一层间介电层708具有多个开口708a暴露出导电触点430及导电触点440。接下来，形成导电插塞802、804于第一层间介电层708的开口708a中。应理解，形成第一层间介电层708、以及导电插塞802、804的方法可参照图14A、14B、以及上述相关段落的说明，在此不再赘述。如图20A所示，所形成的导电插塞802的上表面、导电插塞804的上表面、以及第一层间介电层708的上表面共平面。之后，可形成源极线(未绘示)接触导电插塞804，从而使源极线通过导电插塞804及导电触点440，电连接至最右侧的源极/漏极结构340。

接下来，在图21A及21B中，形成第二层间介电层710覆盖导电插塞802、导电插塞804、以及第一层间介电层708。第二层间介电层710具有开口710a暴露出导电插塞802。接着，形成导电插塞806于第二层间介电层710的开口710a中。应理解，形成第二层间介电层710、以及导电插塞806的方法可参照图15A、15B、以及上述相关段落的说明，在此不再赘述。如图21A所示，所形成的导电插塞806的上表面与第二层间介电层710的上表面共平面。

请参照图22A及22B。形成导电插塞808(如图22B所示)贯穿第一层间介电层708、第二层间介电层710、沟道层100、栅极介电层220、以与栅极导电层210，使导电插塞808与栅极金属层230直接接触。应理解，形成导电插塞808的方法可参照图16A、16B、以及上述相关段落的说明，在此不再赘述。如图22B所示，所形成的导电插塞808的上表面与第二层间介电层710的上表面共平面。

形成导电插塞808之后，如图23A及23B所示，形成位线BL及字线WL于第二层间介电层710上，以形成存储装置1b。如图23A所示，位线BL接触导电插塞806，从而位线BL可通过导电插塞806、导电插塞802、以及导电触点430，电连接至最左侧的源极/漏极结构330。如图23B所示，字线WL接触导电插塞808，从而字线WL可通过导电插塞808，电连接至栅极导电层210与栅极金属层230。

由上述实用新型实施例可知，本实用新型简化了存储单元的结构及制造处理。相较于先前技术，本实用新型的存储装置具有较低的操作电压，以及较高的编程与读取速度。此外，在习知的存储装置中，浮动栅极容易因较大操作电压而损坏。相较于此，由于本实用新型的存储装置的操作电压较低，因此较不易损害装置中的各组件，从而提升了装置的循环寿命。

上文概述若干实施例之结构，使得本领域技术人员可更好地理解本公开之态样。本领域技术人员应了解，可轻易使用本公开作为设计或修改其他处理及结构的基础，以便实施本文所介绍之实施例的相同目的及/或实现相同优势。本领域技术人员亦应认识到，此类等效结构并未脱离本公开之精神及范畴，且可在不脱离本公开之精神及范畴的情况下产生本文的各种变化、替代及更改。

符号说明

1a、1b 存储装置

1c 前驱结构

10a 存储单元

11、12 N型金属氧化物半导体晶体管

100 沟道层

102 图案化多晶硅层或单晶硅层

102a 沟槽

104 浅沟槽隔离结构

120 薄膜晶体管层

200 栅极结构

210 栅极导电层

220 栅极介电层

230 栅极金属层

240 栅极间隔物

241 第一间隔物

242 第二间隔物

310 第一源极/漏极结构

320 第二源极/漏极结构

330、340 源极/漏极结构

410 第一加热器

420 第二加热器

430、440 导电触点

500 相变层

702 基板

704、704" 介电层

704a 开口

706 介电层

706a、706b 开口

708 第一层间介电层

708a 开口

710 第二层间介电层

710a 开口

802、804、806、808 导电插塞

CS 源极线

SSG 源极控制线

DSG 漏极控制线

WL、WL0～WL7 字线

BL、BL1～BL4 位线