形成集成晶片的方法与流程

本揭露是关于一种形成集成晶片的方法。

背景技术：

许多现代电子元件包含电子记忆体。电子记忆体可为挥发性记忆体或非挥发性记忆体。非挥发性记忆体能够在没有电源的情况下储存数据，而挥发性记忆体不能。下一世代电子记忆体的一些实例包括磁阻随机存取记忆体(magnetoresistiverandom-accessmemory；mram)、电阻式随机存取记忆体(resistiverandom-accessmemory；rram)、相变随机存取记忆体(phase-changerandom-accessmemory；pcram)及导电桥接随机存取记忆体(conductive-bridgingrandom-accessmemory；cbram)。在一些下一世代电子记忆体中，晶体管耦接至记忆体单元并且用以在各种记忆体操作(例如，set、reset等等)期间将电压提供至此记忆体单元。然而，随着技术节点递减，晶体管将充足电压提供至记忆体单元以支援各种记忆体操作存在挑战。在一些实施例中，将下一世代电子记忆体与其他半导体元件(例如，逻辑晶体管、输入/输出(input/output；i/o)晶体管等等)一起集成在集成晶片(integratedchip；ic)中。

技术实现要素：

根据本揭示的一实施方式，提供一种形成集成晶片(ic)的方法。此方法包括在半导体基板上方形成第一层间介电层。在层间介电层中及集成晶片的第一区域中形成第一开口。在第一层间介电层中及集成晶片的不同于第一区域的第二区域中形成第二开口。第一高介电常数介电层形成为内衬于第一开口及第二开口。第二高介电常数介电层形成于第一高介电常数介电层上，其中第二高介电常数介电层内衬于第一区域及第二区域两者中的第一高介电常数介电层。从此第一区域去除第二高介电常数介电层。在第一高介电常数介电层及第二高介电常数介电层两者上方形成导电层，其中导电层接触第一区域中的第一高介电常数介电层并接触第二区域中的第二高介电常数介电层。

附图说明

当结合附图阅读时，根据以下详细描述可更好地理解本揭示案的一实施例的态样。应注意，根据工业标准实践，各种特征未按比例绘制。事实上，为论述清楚，各特征的尺寸可任意地增加或缩小。

图1图示集成晶片(ic)的一些实施例的剖视图，此集成晶片包括具有不同输出电压的第一半导体元件及第二半导体元件，其中此第二半导体元件电耦接至电阻式记忆体单元；

图2图示图1的集成晶片的一些其他实施例的剖视图；

图3a至图3d分别图示第二半导体元件的一些实施例的剖视图；

图4图示图2的集成晶片的一些其他实施例的剖视图；

图5至图30图示形成图4的集成晶片的方法的一些实施例的一系列剖视图；

图31图示形成集成晶片的方法的一些实施例的流程图，此集成晶片包括具有不同输出电压的第一半导体元件及第二半导体元件，其中此第二半导体元件电耦接至电阻式记忆体单元。

【符号说明】

101a:第一区域

101b:第二区域

102:半导体基板

103a:第一半导体元件

103b:第二半导体元件

104a:第一井

104b:第二井

106a:隔离结构

106b:隔离结构

108a:源极/漏极区域

108b:源极/漏极区域

110a:源极/漏极区域

110b:源极/漏极区域

112a:轻掺杂源极/漏极扩充部分

112b:轻掺杂源极/漏极扩充部分

114a:轻掺杂源极/漏极扩充部分

114b:轻掺杂源极/漏极扩充部分

116a:侧壁间隔物

116b:侧壁间隔物

118a:侧壁间隔物

118b:侧壁间隔物

120:第一介电结构

122:第二介电结构

124:第三介电结构

126:第四介电结构

128:第五介电结构

130:第一覆盖层结构

132:第二覆盖层结构

134:第一导电结构

136:第二导电结构

138:接触蚀刻终止层

140:第一层间介电层

142:第二层间介电层

144:多个导电触点

146:互连结构的下部分

148:互连结构

150:互连结构的上部分

152:第三层间介电层

154:多条导电线

156:第四层间介电层

158:多个导电通孔

160:第五层间介电层

162:电阻式记忆体单元

164:第一电极

165:数据储存结构

166:第一栅电极

167:第二电极

168:第一栅极介电质

170:第二栅电极

172:第二栅极介电质

202:第三区域

203:第三半导体元件

204:第三井

206:隔离结构

208a:源极/漏极区域

208b:源极/漏极区域

210a:轻掺杂源极/漏极扩充部分

210b:轻掺杂源极/漏极扩充部分

212a:侧壁间隔物

212b:侧壁间隔物

214:介电结构

216:第七介电结构

218:第三覆盖层结构

220:第三导电结构

222:第三栅电极

224:第三栅极介电质

402:第四区域

403:第四半导体元件

404:第四井

406:隔离结构

408a:源极/漏极区域

408b:源极/漏极区域

410a:轻掺杂源极/漏极扩充部分

410b:轻掺杂源极/漏极扩充部分

412a:侧壁间隔物

412b:侧壁间隔物

414:第八介电结构

416:第九介电结构

418:第四覆盖层结构

420:第四导电结构

422:第四栅电极

424:第四栅极介电质

702:介电结构

704:介电结构

706a:第一牺牲栅极

706b:第二牺牲栅极

706c:第三牺牲栅极

706d:第四牺牲栅极

1402:第一遮罩层

1502a:第一开口

1502b:第二开口

1502c:第三开口

1502d:第四开口

1602:第一介电层

1702:第二遮罩层

1802:第二介电层

1902:第三介电层

2002:金属层

2202:第三遮罩层

2302:第四介电层

2402:覆盖层

2502:导电层

3100:流程图

3102:动作

3102a:动作

3102b:动作

3102c:动作

3102d:动作

3102e:动作

3102f:动作

3102g:动作

3102h:动作

3102i:动作

3102j:动作

3102k:动作

3102m:动作

3104:动作

3106:动作

具体实施方式

现在将参照附图描述本揭示的一实施例内容，其中相同的元件符号用于表示相同的元件，并且其中所示结构不一定按比例绘示。应理解，此具体实施方式及对应附图不以任何方式限制本揭示的一实施例内容的范畴，并且此具体实施方式及附图仅提供几个实例以说明发明概念可表示出来的一些方式。

本揭示的一实施例内容提供许多不同实施例或实例，以用于实施本揭示的一实施例内容的不同特征。下文描述组件及布置的特定实例以简化本揭示的一实施例内容。当然，此等实例仅为实例且不意欲为限制性。举例而言，在随后描述中的第一特征在第二特征上方或在第二特征上的形成可包括第一及第二特征直接接触形成的实施例；以及亦可包括额外特征可形成在第一及第二特征之间，以使得第一及第二特征可不直接接触的实施例。另外，本揭示案的一实施例可在各实例中重复元件符号及/或字母。此重复为出于简单清楚的目的，且本身不指示所论述的各实施例及/或配置之间的关系。

另外，为了便于描述，可在本文中使用空间相对用语，诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”及类似术语以描述诸图中所图示的一个元件或特征与另一(多个)元件或(多个)特征的关系。除图形中描绘的方向外，空间相对用语意欲包含在使用或操作中的元件的不同方向。设备可为不同朝向(旋转90度或在其他的方向)且在本文中使用的空间相对的描述词可同样相应地解释。

一些集成晶片(ic)包含逻辑区域及记忆体区域。逻辑区域包括用以输出第一电压的多个第一半导体元件(例如，金属氧化物半导体场效晶体管(metal-oxidesemiconductorfield-effecttransistor；mosfet))。记忆体区域包括亦用以输出第一电压的多个第二半导体元件(例如，mosfet)。第二半导体元件分别电耦接至多个电阻式记忆体单元(例如，下一世代记忆体单元)。第二半导体元件中的每一者用以提供电压至电阻式记忆体单元中的一者以执行各种记忆体操作(例如，set、reset等等)。然而，电阻式记忆体单元需要大于第一电压的第二工作电压以执行记忆体操作中的一些操作(例如，reset)。因而，过驱动方案(overdrivescheme)(例如，过驱动电压方案(overdrivevoltagescheme))通常用于第二半导体元件上以将第二半导体元件输出的电压(例如，第一电压)增加至第二电压。

随着技术节点递减，上述集成晶片的挑战为将第一半导体元件、第二半导体元件、及电阻式记忆体单元集成到个别集成晶片中。例如，随着技术节点按比例缩小，第一半导体元件及第二半导体元件的特征尺寸减小，如此提高效能、减少功率消耗、及增加第一半导体元件及第二半导体元件的密度。然而，通过减小特征尺寸，第一半导体元件及/或第二半导体元件的输出电压可能减小。因而，随着技术节点递减(例如，超过10纳米)，第二半导体元件的输出电压可能不足以操作(例如，在reset操作期间提供电压)电阻式记忆体单元。因此，随着技术节点递减，可能妨碍将电阻式记忆体单元集成在个别集成晶片中。

本揭露的各种实施例涉及一种形成集成电路(ic)的方法，此集成电路包括具有不同输出电压的第一半导体元件及第二半导体元件，其中此第二半导体元件电耦接至电阻式记忆体单元。此方法包括以下步骤：在半导体基板上形成第一栅极介电质(对应于第一半导体元件)，其中此第一栅极介电质包括第一介电结构(例如，第一高介电常数介电结构)。第二栅极介电质(对应于第二半导体元件)形成于半导体基板上，其中此第二栅极介电质包括第一介电结构及第二栅极介电结构(例如，第二高介电常数介电结构)。电阻式记忆体单元形成于半导体基板上方且电耦接至第二半导体元件。在一些实施例中，此方法包括一或更多个蚀刻制程，这些制程可薄化第一介电结构及/或第二区域中的第二介电结构(例如，减少其厚度)。

因为第二栅极介电质包括第一介电结构及第二介电结构，第二栅极介电质的电容可不同于(例如，大于)第一栅极介电质的电容。因为第一栅极介电质及第二栅极介电质的电容可能不同，第二半导体元件的输出电压可能不同于(例如，大于)第一半导体元件的输出电压。因此，第二半导体元件的输出电压可能足以操作电阻式记忆体单元。因而，此方法可以随着技术节点递减而改善将电阻式记忆体单元集成至个别集成晶片中。在进一步实施例中，因为第一介电结构及/或第二介电结构可在第二区域中薄化，第二栅极介电质的电容可选择性地相对于第一栅极介电质的电容调整。因此，此方法可以随着技术节点递减而进一步改善将电阻式记忆体单元集成至个别集成晶片中。

图1图示集成晶片(ic)100的一些实施例的剖视图，集成晶片100包括具有不同输出电压的第一半导体元件103a及第二半导体元件103b，其中第二半导体元件103b电耦接至电阻式记忆体单元162。

如图1图示，集成晶片100包括半导体基板102。在一些实施例中，半导体基板102包括半导体本体的任一类型(例如，单晶硅/cmos块、硅锗(sige)、绝缘体上硅(soi)等等)。半导体基板102从集成晶片100的第一区域101a连续地延伸至集成晶片100的第二区域101b(由第一区域101a与第二区域101b之间的省略号图示)。

第一井104a及第二井104b设置于半导体基板102中。第一井104a设置于第一区域101a中，且第二井104b设置于第二区域101b中。第一井104a为半导体基板102的第一掺杂区域，且第二井104b为半导体基板102的第二掺杂区域。在一些实施例中，第一井104a及第二井104b具有第一掺杂类型(例如，n型)。在其他实施例中，第一井104a具有第一掺杂类型，且第二井104b具有与第一掺杂类型相对的第二掺杂类型(例如，p型)，或反之亦然。

第一隔离结构106a及第二隔离结构106b设置于半导体基板102中。第一隔离结构106a设置于第一区域101a中，且第二隔离结构设置于第二区域101b中。在一些实施例中，第一隔离结构106a及/或第二隔离结构106b可为例如浅沟槽隔离(shallowtrenchisolation；sti)结构、深沟槽隔离(deeptrenchisolation；dti)结构、或类似结构。

第一对源极/漏极区域108a、108b设置于半导体基板102中。例如，第一源极/漏极区域108a及第二源极/漏极区域108b设置于第一区域101a中并且横向间隔开。在一些实施例中，第一源极/漏极区域108a为半导体基板102的第三掺杂区域，且第二源极/漏极区域108b为半导体基板102的第四掺杂区域。在进一步实施例中，第一对源极/漏极区域108a、108b具有与第一井104a相对的掺杂类型。在另一实施例中，形成集成晶片100的技术节点可定义第一源极/漏极区域108a与第二源极/漏极区域108b之间的最大(及最小)横向间距。

第二对源极/漏极区域110a、110b设置于半导体基板102中。例如，第三源极/漏极区域110a及第四源极/漏极区域110b设置于第二区域101b中并且横向间隔开。在一些实施例中，第三源极/漏极区域110a为半导体基板102的第五掺杂区域，且第四源极/漏极区域110b为半导体基板102的第六掺杂区域。在进一步实施例中，第二对源极/漏极区域110a、110b具有与第二井104b相对的掺杂类型。

在一些实施例中，第二对源极/漏极区域110a、110b可通过与第一对源极/漏极区域108a、108b横向间隔开的距离实质上相同的距离横向间隔开。在进一步实施例中，第二对源极/漏极区域110a、110b可通过与第一对源极/漏极区域108a、108b横向间隔开的距离不同的距离横向间隔开。在另一实施例中，形成集成晶片100的技术节点可定义第三源极/漏极区域110a与第四源极/漏极区域110b之间的最大(及最小)横向间距。

第一对轻掺杂源极/漏极扩充部分112a、112b设置于半导体基板102中。例如，第一轻掺杂源极/漏极扩充部分112a及第二轻掺杂源极/漏极扩充部分112b设置于第一区域101a中并且横向间隔开。在一些实施例中，第一轻掺杂源极/漏极扩充部分112a为半导体基板102的第七掺杂区域，且第二轻掺杂源极/漏极扩充部分112b为半导体基板102的第八掺杂区域。在进一步实施例中，第一对轻掺杂源极/漏极扩充部分112a、112b具有与第一对源极/漏极区域108a、108b相同的掺杂类型。

第二对轻掺杂源极/漏极扩充部分114a、114b设置于半导体基板102中。例如，第三轻掺杂源极/漏极扩充部分114a及第四轻掺杂源极/漏极扩充部分114b设置于第二区域101b中并且横向间隔开。在一些实施例中，第三轻掺杂源极/漏极扩充部分114a为半导体基板102的第九掺杂区域，且第四轻掺杂源极/漏极扩充部分114b为半导体基板102的第十掺杂区域。在进一步实施例中，第二对轻掺杂源极/漏极扩充部分114a、114b具有与第二对源极/漏极区域110a-d相同的掺杂类型。

第一对侧壁间隔物116a、116b设置于半导体基板102上方。例如，第一侧壁间隔物116a及第二侧壁间隔物116b设置于第一区域101a中并且横向间隔开。在一些实施例中，第一侧壁间隔物116a及第二侧壁间隔物116b分别设置于第一轻掺杂源极/漏极扩充部分112a及第二轻掺杂源极/漏极扩充部分112b上方。在进一步实施例中，第一对侧壁间隔物116a、116b可包含例如氧化物(例如，二氧化硅(sio2))、氮化物(例如，氮化硅(例如，sin))、氮氧化物(例如，氮氧化硅(sioxny))、一些其他介电质材料，或上述组合。应理解，在一些实施例中，第一对侧壁间隔物116a、116b可对应于第一侧壁间隔物的相对部分。

第二对侧壁间隔物118a、118b设置于半导体基板102上方。例如，第三侧壁间隔物118a及第四侧壁间隔物118b设置于第二区域101b中并且横向间隔开。在一些实施例中，第三侧壁间隔物118a及第四侧壁间隔物118b分别设置于第三轻掺杂源极/漏极扩充部分114a及第四轻掺杂源极/漏极扩充部分114b上方。在进一步实施例中，第二对侧壁间隔物118a、118b可包含例如氧化物(例如，二氧化硅(sio2))、氮化物(例如，氮化硅(例如，sin))、氮氧化物(例如，氮氧化硅(sioxny))、一些其他介电质材料，或上述组合。应理解，在一些实施例中，第二对侧壁间隔物118a、118b可对应于第二侧壁间隔物的相对部分。

在一些实施例中，第一对侧壁间隔物116a、116b可间隔开与第二对侧壁间隔物118a、118b约相同的距离。在其他的实施例中，第一对侧壁间隔物116a、116b可间隔开与第二对侧壁间隔物118a、118b不同的距离。在进一步实施例中，形成集成晶片100的技术节点可定义第一对侧壁间隔物116a、116b及/或第二对侧壁间隔物118a、118b可以间隔开的最大距离。

在一些实施例中，第一对侧壁间隔物116a、116b的高度可与第二对侧壁间隔物118a、118b的高度实质上相同。在其他的实施例中，第一对侧壁间隔物116a、116b的高度可与第二对侧壁间隔物118a、118b的高度不同。在进一步实施例中，形成集成晶片100的技术节点可定义第一对侧壁间隔物116a、116b及/或第二对侧壁间隔物118a、118b的最大高度。

第一介电结构120设置于半导体基板102上且在第一对侧壁间隔物116a与侧壁间隔物116b之间。在一些实施例中，第一介电结构120可包括例如二氧化硅(例如，sio2)。第二介电结构122设置于半导体基板102上且在第二对侧壁间隔物118a与侧壁间隔物118b之间。在一些实施例中，第二介电结构122可包括例如二氧化硅。在进一步实施例中，第一介电结构120可称为第一介面层(interfaciallayer；il)，且第二介电结构122可称为第二介面层。在又一实施例中，第一介面层及第二介面层可包括相同化学成分及/或仅在高度上不同。

在一些实施例中，第二介电结构122的高度可大于第一介电结构120的高度。在进一步实施例中，第一介电结构120的面积及第二介电结构122的面积可实质上相同。例如，第一介电结构120的上表面的表面积可与第二介电结构122的上表面的表面积实质上相同。

第三介电结构124设置于第一介电结构120上方且在第一对侧壁间隔物116a与侧壁间隔物116b之间。第三介电结构124可内衬于第一介电结构120的上表面及第一对侧壁间隔物116a、116b的内侧壁。在一些实施例中，第三介电结构124的上表面可与第一对侧壁间隔物116a、116b的上表面实质上共面。

在一些实施例中，第三介电结构124可包括例如氧化铪锆(hfxzryo2)、铪基氧化物(例如，二氧化铪(hfo2))、锆基氧化物(例如，二氧化锆(zro2))、具有大于约3.9的介电常数的一些其他介电质材料、或上述的组合。在进一步实施例中，第三介电结构124的厚度可在约0纳米与约1纳米之间。更具体地，第三介电结构124的厚度可在约0埃与约50埃之间。在又一实施例中，第三介电结构124可称为第一高介电常数(high-k)介电结构(例如，包括大于约3.9的介电常数的介电质材料)。

第四介电结构126设置于第二介电结构122上方及第二对侧壁间隔物118a与侧壁间隔物118b之间。第四介电结构126可内衬于第二介电结构122的上表面及第二对侧壁间隔物118a、118b的内侧壁。在一些实施例中，第四介电结构126的上表面可与第二对侧壁间隔物118a、118b的上表面实质上共面。

在一些实施例中，第四介电结构126可包括例如氧化铪锆(hfxzryo2)、铪基氧化物(例如，二氧化铪(hfo2))、锆基氧化物(例如，二氧化锆(zro2))、具有大于约3.9的介电常数的一些其他介电质材料、或上述的组合。第四介电结构126的化学成分与第三介电结构124的化学成分相同。在进一步实施例中，第四介电结构126的厚度可在约0纳米与约1纳米之间。更具体地，第四介电结构126的厚度可在约0埃与约50埃之间。在进一步实施例中，第四介电结构126的厚度可小于或等于第三介电结构124。在又一实施例中，第四介电结构126可称为第二高介电常数介电结构。

第五介电结构128设置于第二介电结构122上方且在第二对侧壁间隔物118a与侧壁间隔物118b之间。第五介电结构128可以内衬于第四介电结构126的上表面及内表面。在一些实施例中，第五介电结构128的上表面可与第二对侧壁间隔物118a、118b的上表面实质上共面及/或与第四介电结构126的上表面实质上共面。

在一些实施例中，第五介电结构128可包括例如氧化铪锆(hfxzryo2)、铪基氧化物(例如，hfo2)、锆基氧化物(例如，zro2)、具有大于约3.9的介电常数的一些其他介电质材料、或上述的组合。在进一步实施例中，第五介电结构128的化学成分可不同于第三介电结构124及/或第四介电结构126的化学成分。第五介电结构128的厚度可在约0纳米与约1纳米之间。更具体地，第五介电结构128的厚度可在约0埃与约50埃之间。在进一步实施例中，第五介电结构128与第四介电结构126的组合厚度可在约0纳米与约2纳米之间。更具体地，第五介电结构128与第四介电结构126的组合厚度可在约0埃与约100埃之间。在又一实施例中，第五介电结构128可称为第三高介电常数介电结构。

在一些实施例中，第三介电结构124、第四介电结构126、及第五介电结构128具有不同于第一介电结构120及第二介电结构122两者的化学成分。例如，第一介电结构120及第二介电结构122可包括氧化物(例如，sio2)，且第三介电结构124、第四介电结构126，及第五介电结构128可包括高介电常数介电质(例如，hfxzryo2、hfo2、zro2、等等)。在进一步实施例中，第三介电结构124、第四介电结构126、及第五介电结构128具有大于第一介电结构120及第二介电结构122的介电常数的介电常数。

在一些实施例中，第四介电结构126及第三介电结构124可包括相同化学成分(例如，相同高介电常数介电质材料(例如，hfxzryo2))及/或具有不同厚度。在此种实施例中，第五介电结构128及第三介电结构124包括不同化学成分(例如，不同高介电常数介电质)。在进一步此实施例中，第五介电结构128及第三介电结构124的厚度可实质上相同或不同。

在其他的实施例中，第五介电结构128及第三介电结构124可包括相同化学成分(例如，相同高介电常数介电质材料(例如，hfxzryo2))及/或具有不同厚度。在此种实施例中，第四介电结构126及第三介电结构124包括不同化学成分(例如，不同高介电常数介电质)。在进一步此实施例中，第四介电结构126及第三介电结构124的厚度可实质上相同或不同。

第一覆盖层结构130设置于第一介电结构120上方及第一对侧壁间隔物116a与侧壁间隔物116b之间。第一覆盖层结构130可内衬于第三介电结构124的上表面及内表面。在一些实施例中，第一覆盖层结构130可包括例如氮化钛(tin)、氮化钽(tan)、或其类似物。在进一步实施例中，第一覆盖层结构130的上表面可与第一对侧壁间隔物116a、116b的上表面实质上共面及/或与第三介电结构124的上表面实质上共面。

第二覆盖层结构132设置于第二介电结构122上方及第二对侧壁间隔物118a与侧壁间隔物118b之间。第二覆盖层结构132可内衬于第五介电结构128的上表面及内表面。在一些实施例中，第二覆盖层结构132可包括例如氮化钛(tin)、氮化钽(tan)、或其类似物。在进一步实施例中，第二覆盖层结构132的化学成分与第一覆盖层结构130的化学成分相同。在又一实施例中，第二覆盖层结构132的上表面可与第二对侧壁间隔物118a、118b的上表面、第四介电结构126的上表面、及/或第五介电结构128的上表面实质上共面。

第一导电结构134设置于第一介电结构120上方及第一对侧壁间隔物116a与侧壁间隔物116b之间。第一导电结构134可设置于第一覆盖层结构130上。在一些实施例中，第一导电结构134可包括例如钨、钛、铝、硅化钛、硅化镍、一些其他导电材料、或上述的组合。在进一步实施例中，第一导电结构134可具有与第一覆盖层结构130的上表面共面的上表面。

第二导电结构136设置于第二介电结构122上方及第二对侧壁间隔物118a与侧壁间隔物118b之间。第二导电结构136可设置于第二覆盖层结构132上。在一些实施例中，第二导电结构136可包括例如钨、钛、铝、硅化钛、硅化镍、一些其他导电材料、或上述的组合。在进一步实施例中，第二导电结构136的化学成分与第一导电结构134的化学成分可相同。在又一实施例中，第二导电结构136可具有与第二覆盖层结构132的上表面共面的上表面。

接触蚀刻终止层(contactetchstoplayer；cesl)138在第一区域101a及第二区域101b两者中设置于半导体基板102上。在一些实施例中，接触蚀刻终止层138在第一源极/漏极区域108a上方横向地延伸及沿第一侧壁间隔物116a垂直地延伸、在第二源极/漏极区域108b上方横向地延伸及沿第二侧壁间隔物116b垂直地延伸、在第三源极/漏极区域110a上方横向地延伸及沿第三侧壁间隔物118a垂直地延伸、且在第四源极/漏极区域110b上方横向地延伸及沿第四侧壁间隔物118b垂直地延伸。在一些实施例中，接触蚀刻终止层138可包括例如氧化物(例如，sio2)、氮化物(例如，sin)、氮氧化物(例如，sioxny)、一些其他介电质材料、或上述材料的组合。

第一层间介电层140在第一区域101a及第二区域101b两者中设置于接触蚀刻终止层138上。在一些实施例中，第一层间介电层140、接触蚀刻终止层138、第一对侧壁间隔物116a、116b、第三介电结构124、第一覆盖层结构130、第一导电结构134、第二对侧壁间隔物118a、118b、第四介电结构126、第五介电结构128、第二覆盖层结构132、及/或第二导电结构136的上表面可实质上共面。第二层间介电层142设置于第一层间介电层140、接触蚀刻终止层138、第一半导体元件103a、及第二半导体元件103b上方。在进一步实施例中，第二层间介电层142可接触第一层间介电层140、接触蚀刻终止层138、第一对侧壁间隔物116a、116b、第三介电结构124、第一覆盖层结构130、第一导电结构134、第二对侧壁间隔物118a、118b、第四介电结构126、第五介电结构128、第二覆盖层结构132、及/或第二导电结构136。在又一实施例中，第一层间介电层140及第二层间介电层142可包括例如低介电常数介电质(例如，具有小于约3.9的介电常数的介电质材料)、超低介电常数介电质、氧化物(例如，sio2)、一些其他介电质材料、或上述材料的组合。

多个导电触点144延伸穿过第二层间介电层142及第一层间介电层140以接触第一对源极/漏极区域108a、108b、第二对源极/漏极区域110a、110b、第一导电结构134、及第二导电结构136。在一些实施例中，上述多个导电触点144可包括例如钨、铜、铝、一些其他导电材料、或上述材料的组合。在又一实施例中，互连结构148的下部分146包括接触蚀刻终止层138、第一层间介电层140、第二层间介电层142、及多个导电触点144。互连结构148用以在经由集成晶片100设置的各种元件(例如，第二半导体元件103b及电阻式记忆体单元162)之间提供电连接。

互连结构148的上部分150设置于下部分146上方。在一些实施例中，上部分150包括设置于第二层间介电层142上方的第三层间介电层152及多个导电触点144。多条导电线154(例如，金属线)设置于第三层间介电层152中且电耦接至多个导电触点144。在一些实施例中，导电线154可包括例如铜、铝或其类似者。

第四层间介电层156设置于第三层间介电层152及多个导电线154上方。多个导电通孔158(例如，金属通孔)设置于第四层间介电层156中且电耦接至多个导电线154(如虚线图示)。在一些实施例中，导电通孔158可包括例如铜、铝或其类似者。应将理解，在一些实施例中，多个额外的层间介电层及导电线/通孔可设置于第三层间介电层152与第四层间介电层156之间(由第三层间介电层152与第四层间介电层156之间的省略号图示)。此外，应将理解，在一些实施例中，多条金属线设置于第四层间介电层156中而不是多个导电通孔158中。第五层间介电层160设置于第四层间介电层156及多个导电通孔158上方。在一些实施例中，第三层间介电层152、第四层间介电层156、及第五层间介电层160可包括例如低介电常数介电质(例如，具有小于约3.9的介电常数的介电质材料)、超低介电常数介电质、氧化物(例如，sio2)、一些其他介电质材料、或上述材料的组合。

电阻式记忆体单元162设置于第五层间介电层160中。电阻式记忆体单元162用以基于电阻式记忆体单元162的电阻状态(例如，高电阻状态或低电阻状态)存储数据(例如，二元“0”或二元“1”)。电阻式记忆体单元162包括设置于第一电极164与第二电极167之间的数据储存结构165。在一些实施例中，第一电极164可经由互连结构148耦接至第四源极/漏极区域110b。

在一些实施例中，第一电极164及第二电极167可包括例如钛、铝、钨、金、铂、或其类似者。在进一步实施例中，数据储存结构165可包括例如硫属化物(例如，锗-锑-碲(gst))、氧化物(例如，hfo2、zro2、等等)、或可选择性地在高电阻状态(highresistivestate；hrs)与低电阻状态(lowresistivestate；lrs)之间变化的一些其他材料。在又一实施例中，数据储存结构165可为磁穿隧接面(magnetictunneljunction；mtj)。

在一些实施例中，电阻式记忆体单元162可例如为电阻式随机存取记忆体(rram)单元、相变随机存取记忆体(pcram)单元、磁阻随机存取记忆体(mram)单元、或导电桥接随机存取记忆体(cbram)单元。应将理解，在一些实施例中，多个电阻式记忆体单元以阵列形式设置于第五层间介电层160中，其中每一者可电耦接至集成晶片100的对应半导体元件的源极/漏极区域。在此种实施例中，多个电阻式记忆体单元可仅设置在第二区域101b中，或者多个电阻式记忆体单元可设置在第一区域101a及第二区域101b两者中。

在一些实施例中，第一区域101a可称为核心区域。在此种实施例中，核心区域可包括例如静态随机存取记忆体(sram)及/或一或更多个逻辑栅极(例如，and栅极、xor栅极、等等)。在进一步此实施例中，静态随机存取记忆体及/或逻辑栅极可包括第一半导体元件103a。在进一步实施例中，第二区域101b可称为记忆体区域。在此种实施例中，第二半导体元件103b可为用以控制对电阻式记忆体单元162进行存取的存取晶体管。

在一些实施例中，第一覆盖层结构130及第一导电结构134界定第一栅电极166。在进一步实施例中，第一介电结构120及第三介电结构124的设置在第一栅电极166之下及第一对侧壁间隔物116a与侧壁间隔物116b之间的底部分界定第一栅极介电质168。第一栅极介电质168具有第一栅极介电电容。在又一实施例中，第一栅电极166可称为第一金属栅电极。

在一些实施例中，第二覆盖层结构132及第二导电结构136界定第二栅电极170。在进一步实施例中，第二介电结构122、第四介电结构126设置在第二栅电极170之下及第二对侧壁间隔物118a与侧壁间隔物118b之间的底部分、及第五介电结构128设置在第二栅电极170之下且在第二对侧壁间隔物118a与侧壁间隔物118b之间的底部分界定第二栅极介电质172。第二栅极介电质172具有第二栅极介电电容。在一些实施例中，第二栅极介电电容不同于第一栅极介电电容。在进一步实施例中，第二栅极介电电容大于第一栅极介电电容。在又一实施例中，第二栅电极170可称为第二金属栅电极。

因为第二栅极介电电容可不同于第一栅极介电电容，第二半导体元件103b的输出电压(例如，第四源极/漏极区域110b处的输出的电压)可不同于第一半导体元件103a的输出电压(例如，第二源极/漏极区域108b处输出的电压)。例如，第二半导体元件103b的输出电压可大于第一半导体元件103a的输出电压，这归因于第二栅极电容大于第一栅极电容。因而，第二半导体元件103b的输出电压可足以操作电阻式记忆体单元162。因此，随着技术节点递减，可将第一半导体元件103a、第二半导体元件103b、及电阻式记忆体单元162集成在集成晶片100上。

在一些实施例中，第一半导体元件103a的输出电压可小于或等于约1.5伏特(v)。在进一步实施例中，第二半导体元件103b的输出电压可大于或等于约1.5v。在又一实施例中，电阻式记忆体单元162可能需要大于或等于1v的电压以正确地操作(例如，正确地执行各种记忆体操作)。更具体地，电阻式记忆体单元162可能需要大于或等于1.5v的电压以正确地操作。

图2图示图1的集成晶片100的一些其他实施例的剖视图。图2图示图1的集成晶片100，其中互连结构148的上部分150被去除。

如图2图示，集成晶片100包括设置于第一区域101a与第二区域101b之间的集成晶片100的第三区域202。第三半导体元件203设置于第三区域202中。在一些实施例中，第三井204设置于半导体基板102中。第三隔离结构206可设置于半导体基板102中。第三对源极/漏极区域208a、208b设置于半导体基板102中且横向间隔开。应将理解，在一些实施例中，第三区域202可设置于第一区域101a或第二区域101b的任一侧上。

在一些实施例中，第三对轻掺杂源极/漏极扩充部分210a、210b设置于半导体基板102中且横向间隔开。第三对侧壁间隔物212a、212b设置于半导体基板102上方且横向间隔开。第六介电结构214设置于半导体基板102上及第三对侧壁间隔物212a与侧壁间隔物212b之间。第六介电结构214的高度可大于第一介电结构120的高度。在进一步实施例中，第六介电结构214的高度可与第二介电结构122的高度约相同。在又一实施例中，第六介电结构214可称为第三介面层。

第七介电结构216设置于第六介电结构214上及第三对侧壁间隔物212a与侧壁间隔物212b之间。在一些实施例中，第七介电结构216的化学成分与第三介电结构124及/或第四介电结构126的化学成分可实质上相同。在进一步实施例中，第七介电结构216的厚度与第三介电结构124及/或第四介电结构126的厚度可实质上相同。在又一实施例中，第三覆盖层结构218设置于第六介电结构214上及第三对侧壁间隔物212a与侧壁间隔物212b之间。第三导电结构220设置于第三覆盖层结构218上及第三对侧壁间隔物212a与侧壁间隔物212b之间。

在一些实施例中，第三覆盖层结构218及第三导电结构220界定第三栅电极222。在进一步实施例中，第六介电结构214及第七介电结构216设置在第三栅电极222之下及第三对侧壁间隔物212a与侧壁间隔物212b之间的底部分界定第三栅极介电质224。第三栅极介电质224具有第三栅极介电电容。

在一些实施例中，第三栅极介电电容不同于第一栅极介电电容及/或第二栅极介电电容。在其他的实施例中，第三栅极介电电容可与第一栅极介电电容实质上相同。在进一步实施例中，第二栅极电容可大于第一栅极介电电容及第三栅极介电电容两者。在又一实施例中，第三栅电极222可称为第三金属栅电极。

在一些实施例中，第三区域202可称为输入/输出(i/o)区域。在此种实施例中，i/o区域包括用于在集成晶片100外围的元件(例如，感测器、记忆体、等等)之间连接的输入电路系统及输出电路系统。在此进一步实施例中，第三半导体元件203可为输入电路系统或输出电路系统的一部分。

图3a至图3d分别图示第二半导体元件103b的一些实施例的剖视图。

如图3a中所示，第四介电结构126的厚度及第五介电结构128的厚度实质上相同。在此实施例中，第二半导体元件103b的输出电压可为第一电压。在此进一步实施例中，第二栅极介电质172具有第一高度。第一高度为第五介电结构128的上表面与第二介电结构122的底表面之间的距离，此第五介电结构128的上表面直接设置在第二栅电极170与半导体基板102之间，此第二介电结构122的底表面直接设置于第二栅电极170与半导体基板102之间。在又一实施例中，第二栅电极170具有第二高度。第二高度为第二覆盖层结构132的底表面与第二导电结构136的上表面之间的距离。

如图3b所示，第四介电结构126的厚度及第五介电结构128的厚度实质上相同，但第四介电结构126与第五介电结构128的组合厚度小于图3a中的第四介电结构126与第五介电结构128的组合厚度。在此种实施例中，第二半导体元件103b的输出电压可为不同于第一电压的第二电压。在此进一步实施例中，第二栅极介电质172亦具有不同于第一高度的第三高度。在此又一实施例中，第二栅电极170可具有不同于第二高度的第四高度。

如图3c中所示，第四介电结构126的厚度小于第五介电结构128的厚度。在此种实施例中，第二半导体元件103b的输出电压可为不同于第一电压及/或第二电压的第三电压。

如图3d中所示，第四介电结构126的厚度大于第五介电结构128的厚度。在此种实施例中，第二半导体元件103b的输出电压可为不同于第一电压、第二电压、及/或第三电压的第四电压。

图4图示图2的集成晶片100的一些其他实施例的剖视图。

如图4图示，集成晶片100包括设置于第一区域101a与第三区域202之间的集成晶片100的第四区域402。第四半导体元件403设置于第四区域402中。在一些实施例中，第四井404设置于半导体基板102中。第四隔离结构406可设置于半导体基板102中。第四对源极/漏极区域408a、408b设置于半导体基板102中且横向间隔开。应将理解，在一些实施例中，第四区域402可设置于第一区域101a、第二区域101b、及/或第三区域202的任一侧上。

在一些实施例中，第四对轻掺杂源极/漏极扩充部分410a、410b设置于半导体基板102中且横向间隔开。第四对侧壁间隔物412a、412b设置于半导体基板102上方且横向间隔开。第八介电结构414设置于半导体基板102上及第四对侧壁间隔物412a与侧壁间隔物412b之间。第八介电结构414的高度可小于第二介电结构122及/或第六介电结构214的高度。在进一步实施例中，第八介电结构414的高度可与第一介电结构120的高度约相同。在又一实施例中，第八介电结构414可称为第四介面层。

第九介电结构416设置于第八介电结构414上及第四对侧壁间隔物412a与侧壁间隔物412b之间。在一些实施例中，第九介电结构416的化学成分可与第五介电结构128的化学成分实质上相同。在一些实施例中，第九介电结构416的厚度可与第五介电结构128的厚度相同。在其他的实施例，第九介电结构416的厚度可不同于(例如，大于)第五介电结构128。在进一步实施例中，第四覆盖层结构418设置于第九介电结构416上及第四对侧壁间隔物412a与侧壁间隔物412b之间。第四导电结构420设置于第四覆盖层结构418上及第四对侧壁间隔物412a与侧壁间隔物412b之间。

在一些实施例中，第四覆盖层结构418及第四导电结构420界定第四栅电极422。在进一步实施例中，第四栅电极422可称为第四金属栅电极。在进一步实施例中，第八介电结构414及第九介电结构416设置在第四栅电极422之下及第四对侧壁间隔物412a与侧壁间隔物412b之间的底部分界定第四栅极介电质424。第四栅极介电质424具有第四栅极介电电容。在进一步实施例中，第四栅极介电电容不同于第一栅极介电电容、第二栅极介电电容、及/或第三栅极介电电容。在又一实施例中，栅极介电电容中的「电容」可指每单位面积的电容。

在一些实施例中，第四区域402可称为超低电压区域(ultra-lowvoltageregion)。在此种实施例中，第四半导体元件403可为超低电压区半导体元件。在进一步此实施例中，第四半导体元件403可具有小于第一半导体元件103a、第二半导体元件103b、及/或第三半导体元件203的工作电压的工作电压。

图5至图30图示形成图4的集成晶片100的方法的一些实施例的一系列剖视图。

如图5图示，第一隔离结构106a、第二隔离结构106b、第三隔离结构206、及第四隔离结构406(统称为「多个隔离结构106a/106b/206/406」)形成于半导体基板102中。多个隔离结构106a/106b/206/406分别形成于集成晶片100的第一区域101a、集成晶片100的第二区域101b、集成晶片100的第三区域202、及集成晶片100的第四区域402中。在一些实施例中，多个隔离结构106a/106b/206/406通过选择性地蚀刻半导体基板102以在半导体基板102中形成多个沟槽、及随后用介电质材料填充沟槽而形成。半导体基板102可通过在半导体基板102上方形成遮罩层(未图示)、及随后将半导体基板102暴露于蚀刻剂而选择性地蚀刻，此蚀刻剂用以选择性地去除半导体基板102的未遮罩部分。在进一步实施例中，介电质材料可包括氧化物(例如，氧化硅)、氮化物、碳化物、或其类似者。在又一实施例中，可对介电质材料执行平坦化制程(例如，化学机械研磨(cmp))以平坦化多个隔离结构106a/106b/206/406的上表面。

如图6图示，第一井104a、第二井104b、第三井204、及第四井404(统称为“多个井104a/104b/204/404”)形成于半导体基板102中。多个井104a/104b/204/404分别为半导体基板102的掺杂区域。在一些实施例中，多个井104a/104b/204/404具有与半导体基板102的邻近区域的掺杂类型相反的掺杂类型(例如，n型或p型)，或者此半导体基板的邻近区域可为本征的(intrinsic)。在进一步实施例中，多个井104a/104b/204/404可通过一或更多个离子植入制程形成并且可利用遮罩层(未图示)以将离子选择性地植入半导体基板102中。

如图7图示，第一牺牲介电结构702、第二牺牲介电结构704、第六介电结构214、及第二介电结构122(统称为“第一组介电结构702/704/214/122”)形成于半导体基板102上方。第一牺牲介电结构702形成于第一区域101a中，第二牺牲介电结构704形成于第四区域402中，第六介电结构214形成于第三区域202中，且第二介电结构122形成于第二区域101b中。此外，多个牺牲栅极706a、706b、706c、706d形成于半导体基板102上方。例如，第一牺牲栅极706a形成于第一牺牲介电结构702上，第二牺牲栅极706b形成于第二牺牲介电结构704上，第三牺牲栅极706c形成于第六介电结构214上，且第四牺牲栅极706d形成于第二介电结构122上。

在一些实施例中，形成多个牺牲栅极706a、706b、706c、706d及第一组介电结构702/704/214/122的制程包括在半导体基板102上沉积或生长介电层(未图示)。在一些实施例中，介电层为氧化物层(例如，sio2)。在进一步实施例中，介电层可通过热氧化、化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、溅射、或一些其他沉积或生长制程而沉积或生长。

此后，处理层(未图示)形成于介电层上。在一些实施例中，处理层可例如为多晶硅。在一些实施例中，处理层可通过例如化学气相沉积、物理气相沉积、原子层沉积、溅射、或一些其他沉积制程而形成。在处理层形成于介电层上之后，图案化此处理层及介电层。

在一些实施例中，用于图案化处理层及介电层的制程包括在此处理层上形成遮罩层(未图示)。遮罩层可通过在此处理层上沉积(例如，经由旋涂制程)光阻剂材料(例如，正性/负性光阻剂)及随后使用光微影图案化光阻剂而形成。在进一步实施例中，制程包括在遮罩层就位的情况下对处理层及介电层执行蚀刻，以去除处理层及介电层的未遮罩部分。因此，第一牺牲栅极706a形成于第一牺牲介电结构702上，第二牺牲栅极706b形成于第二牺牲介电结构704上，第三牺牲栅极706c形成于第六介电结构214上，且第四牺牲栅极706d形成于第二介电结构122上。在又一实施例中，可随后剥离掉遮罩层。

如图8图示，第一对轻掺杂源极/漏极扩充部分112a、112b、第二对轻掺杂源极/漏极扩充部分114a、114b、第三对轻掺杂源极/漏极扩充部分210a、210b、及第四对轻掺杂源极/漏极扩充部分410a、410b(统称为“多个轻掺杂源极/漏极扩充部分112a、112b/114a、114b/210a、210b/410a、410b”)形成于半导体基板102中。多个轻掺杂源极/漏极扩充部分112a、112b/114a、114b/210a、210b/410a、410b分别形成于第一区域101a、第二区域101b、第三区域202及第四区域402中。在一些实施例中，多个轻掺杂源极/漏极扩充部分112a、112b/114a、114b/210a、210b/410a、410b通过一或更多个离子植入制程而形成，并且可利用遮罩层(未图示)将离子选择性地植入进半导体基板102中。在进一步实施例中，第一组介电结构702/704/214/122可用作遮罩层。

如图9图示，第一对侧壁间隔物116a、116b、第二对侧壁间隔物118a、118b、第三对侧壁间隔物212a、212b、及第四对侧壁间隔物412a、412b(统称为“多个侧壁间隔物116a、116b/118a、118b/212a、212b/412a、412b”)形成于半导体基板102上方。第一对侧壁间隔物116a、116b沿着第一牺牲介电结构702的侧面及第一牺牲栅极706a的侧面形成。第二对侧壁间隔物118a、118b沿着第二介电结构122的侧面及第四牺牲栅极706d的侧面而形成。第三对侧壁间隔物212a、212b沿着第六介电结构214的侧面及第三牺牲栅极706c的侧面而形成。第四对侧壁间隔物412a、412b沿着第二牺牲介电结构704的侧面及第二牺牲栅极706b的侧面而形成。

在一些实施例中，多个侧壁间隔物116a、116b/118a、118b/212a、212b/412a、412b可通过在半导体基板102上方、多个隔离结构106a/106b/206/406上方、及多个牺牲栅极706a、706b、706c、706d上方沉积间隔物层而形成。间隔物层可通过例如物理气相沉积、化学气相沉积、原子层沉积、溅射、或一些其他沉积制程而沉积。在进一步实施例中，随后蚀刻间隔物层以从水平面去除间隔物层，从而形成多个侧壁间隔物116a、116b/118a、118b/212a、212b/412a、412b。间隔物层可包括例如氧化物(例如，sio2)、氮化物(例如，sin)、氮氧化物(例如，sioxny)、一些其他介电质材料、或上述材料的组合。在一些实施例中，多个侧壁间隔物116a、116b/118a、118b/212a、212b/412a、412b可在形成多个轻掺杂源极/漏极扩充部分112a、112b/114a、114b/210a、210b/410a、410b之前形成。在此种实施例中，多个轻掺杂源极/漏极扩充部分112a、112b/114a、114b/210a、210b/410a、410b可利用一或更多个斜向离子植入制程而形成。

如图10图示，第一对源极/漏极区域108a、108b、第二对源极/漏极区域110a、110b、第三对源极/漏极区域208a、208b、及第四对源极/漏极区域408a、408b(统称为“多个源极/漏极区域108a、108b/110a、110b/208a、208b/408a、408b”)形成于半导体基板102中。多个源极/漏极区域108a、108b/110a、110b/208a、208b/408a、408b分别形成于第一区域101a、第二区域101b、第三区域202及第四区域402中。在一些实施例中，多个源极/漏极区域108a、108b/110a、110b/208a、208b/408a、408b通过一或更多个离子植入制程而形成并且可利用遮罩层(未图示)将离子选择性地植入进半导体基板102中。在进一步实施例中，多个侧壁间隔物116a、116b/118a、118b/212a、212b/412a、412b及第一组介电结构702/704/214/122可用作遮罩层。

如图11图示，接触蚀刻终止层(cesl)138形成于多个隔离结构106a/106b/206/406、多个源极/漏极区域108a、108b/110a、110b/208a、208b/408a、408b、多个侧壁间隔物116a、116b/118a、118b/212a、212b/412a、412b、及多个牺牲栅极706a、706b、706c、706d上。在一些实施例中，接触蚀刻终止层138可包括例如氧化物(例如，sio2)、氮化物(例如，sin)、氮氧化物(例如，sioxny)、一些其他介电质材料、或上述材料的组合。在进一步实施例中，形成接触蚀刻终止层138的制程包括通过例如化学气相沉积、物理气相沉积、原子层沉积、溅射或一些其他沉积制程而沉积接触蚀刻终止层138。

如图12图示，第一层间介电层140形成于半导体基板102上方及接触蚀刻终止层138上。在一些实施例中，形成第一层间介电层140的制程包括在接触蚀刻终止层138上沉积第一层间介电层140，且在多个牺牲栅极706a、706b、706c、706d上方延伸。第一层间介电层140可通过例如物理气相沉积、化学气相沉积、原子层沉积、溅射、或一些其他沉积制程而沉积。此后，对第一层间介电层140及接触蚀刻终止层138执行平坦化制程(例如，化学机械研磨)以去除第一层间介电层140及接触蚀刻终止层138的上部分。因而，第一层间介电层140可具有与接触蚀刻终止层138、多个侧壁间隔物116a、116b/118a、118b/212a、212b/412a、412b、及/或多个牺牲栅极706a、706b、706c、706d的上表面实质上共面的上表面。

如图13图示，去除多个牺牲栅极706a、706b、706c、706d。在一些实施例中，用于去除多个牺牲栅极706a、706b、706c、706d的制程包括执行选择性地去除多个牺牲栅极706a、706b、706c、706d的第一蚀刻(例如，干式或湿式蚀刻)。在进一步实施例，在第一蚀刻之前，遮罩层(未图示)可形成为覆盖第一层间介电层140、接触蚀刻终止层138、及多个侧壁间隔物116a、116b/118a、118b/212a、212b/412a、412b，同时留下多个牺牲栅极706a、706b、706c、706d未遮罩。在此种实施例中，在遮罩层就位的情况下执行第一蚀刻，从而去除多个牺牲栅极706a、706b、706c、706d。随后，可剥离掉遮罩层。

如图14图示，将第一牺牲介电结构702及第二牺牲介电结构704从半导体基板102去除。在一些实施例中，用于去除第一牺牲介电结构702及第二牺牲介电结构704的制程包括形成第一遮罩层1402(例如，负性/正性光阻剂)，此第一遮罩层1402覆盖第一层间介电层140、接触蚀刻终止层138、多个侧壁间隔物116a、116b/118a、118b/212a、212b/412a、412b、第六介电结构214、及第二介电结构122。此后，在第一遮罩层1402就位的情况下，执行第二蚀刻(例如，湿式/干式蚀刻)，使得第一牺牲介电结构702及第二牺牲介电结构704从半导体基板102去除。随后，可剥离掉第一遮罩层1402。

如图15图示，第一介电结构120形成于半导体基板102上方及第一对侧壁间隔物116a与侧壁间隔物116b之间。此外，第八介电结构414形成于半导体基板102上方及第四对侧壁间隔物412a与侧壁间隔物412b之间。在一些实施例中，第一介电结构120、第八介电结构414、第六介电结构214、及第二介电结构122统称为“第二组介电结构120/414/214/122”。在进一步实施例中，第二组介电结构120/414/214/122及多个侧壁间隔物116a、116b/118a、118b/212a、212b/412a、412b界定多个开口1502a、1502b、1502c、1502d。例如，第一介电结构120的上表面及第一对侧壁间隔物116a、116b的内侧壁界定第一开口1502a；第八介电结构414的上表面及第四对侧壁间隔物412a、412b的内侧壁界定第二开口1502b；第六介电结构214的上表面及第三对侧壁间隔物212a、212b的内侧壁界定第三开口1502c；及第二介电结构122的上表面及第二对侧壁间隔物118a、118b的内侧壁界定第四开口1502d。

在一些实施例中，形成第一介电结构120及第八介电结构414的制程包括在半导体基板102上选择性地沉积或生长第一介电结构120及第八介电结构414。在进一步实施例中，第一介电结构120及第八介电结构414可通过例如热氧化、化学气相沉积、物理气相沉积、原子层沉积、溅射、或一些其他沉积或生长制程而沉积或生长。应将理解，在一些实施例中，可以不使用遮罩层在半导体基板102上选择性地形成第一介电结构120及第八介电结构414。

如图16图示，第一介电层1602形成于半导体基板102上方及第一区域101a、第二区域101b、第三区域202、及第四区域402(统为“多个区域101a/101b/202/402”)中。在一些实施例中，第一介电层1602形成于第一层间介电层140、接触蚀刻终止层138、多个侧壁间隔物116a、116b/118a、118b/212a、212b/412a、412b、及第二组介电结构120/414/214/122上。在进一步实施例中，第一介电层1602可形成为保形层(comformallayer)。在又一实施例中，第一介电层1602可称为第一高介电常数介电层。

在一些实施例中，第一介电层1602可具有小于或等于约1纳米的厚度。更具体地，第一介电层1602的厚度可小于或等于约50埃。在进一步实施例中，第一介电层1602可通过例如化学气相沉积、物理气相沉积、原子层沉积、溅射、或一些其他沉积制程而形成。在又一实施例中，第一介电层1602可包括例如氧化铪锆(hfxzryo2)、铪基氧化物(例如，hfo2)、锆基氧化物(例如，zro2)、具有大于约3.9的介电常数的一些其他介电质材料、或上述材料的组合。

如图17图示，将第一介电层1602的第一部分从第四区域402去除。在一些实施例中，用于去除第一介电层1602的第一部分的制程包括在第一介电层1602上方形成第二遮罩层1702(例如，负性/正性光阻剂)。形成第二遮罩层1702以覆盖第一区域101a中的第一介电层1602、第二区域101b中的第一介电层1602、及第三区域202中的第一介电层1602。此后，在第二遮罩层1702就位的情况下执行第三蚀刻，以使得从第四区域402去除第一介电层1602的第一部分。

在一些实施例中，第三蚀刻可为原子层蚀刻(atomiclayeretch；ale)(例如，电浆/热原子层蚀刻)。在进一步实施例中，用于第三蚀刻中的化学化合物可为例如氟化氢(hf)、氨气(nh3)、二氮(dinitrogen；n2)、或其类似者。第三蚀刻可随着时间减少第一介电层1602的厚度。例如，第三蚀刻从基于以下方程式去除第一介电层1602的量：y＝0.2159x–0.3243，其中y为以纳米为单位的第三蚀刻去除第一介电层1602的量，且x为以秒为单位的蚀刻时间。

如图18图示，在第二区域101b中减少第一介电层1602的厚度，从而在第二区域101b中形成第二介电层1802。在一些实施例中，形成第二介电层1802的制程包括从第二区域101b去除第二遮罩层1702的部分。此后，执行第四蚀刻，使得在第二区域101b中减少第一介电层1602的厚度。应将理解，在一些实施例中，在第四蚀刻期间第四区域402可由遮罩层(未图示)覆盖。

在一些实施例中，第四蚀刻可为原子层蚀刻。在进一步实施例中，用于第四蚀刻中的化学化合物可为例如氟化氢(hf)、氨气(nh3)、二氮(n2)、或其类似者。第四蚀刻可随着时间线性减少第一介电层1602的厚度。在又一实施例中，第四蚀刻可与第三蚀刻实质上相同(例如，实质上类似的化学化合物、实质上类似的去除率，等等)。在此种实施例中，第四蚀刻的蚀刻时间小于第三蚀刻的蚀刻时间。

在一些实施例中，可变化第四蚀刻的蚀刻时间以选择性地调整第二介电层1802的厚度。例如，通过增加第四蚀刻的蚀刻时间，可线性地减少第一介电层1602的厚度直到从第二区域101b完全去除第一介电层1602(例如见选择性调整的厚度的不同实施例的图3a至图3d)。应将理解，在一些实施例中，第四蚀刻可为原子层蚀刻，且第三蚀刻可为与原子层蚀刻不同的蚀刻(例如，反应离子蚀刻(reactive-ionetching；rie)、缓冲氧化蚀刻(bufferedoxideetch；boe)、等等)类型。

如图19图示，第三介电层1902形成于半导体基板102上方及多个区域101a/101b/202/402中。在一些实施例中，第三介电层1902形成于第一介电层1602、第二介电层1802、第四对侧壁间隔物412a、412b、第四区域402中的接触蚀刻终止层138、及第四区域402中的第一层间介电层140上。在进一步实施例中，第三介电层1902可形成为保形层。在又一实施例中，第三介电层1902可称为第二高介电常数介电层。

在一些实施例中，第三介电层1902可具有小于或等于约1纳米的厚度。更具体地，第三介电层1902的厚度可小于或等于约50埃。第三介电层1902可通过例如化学气相沉积、物理气相沉积、原子层沉积、溅射、或一些其他沉积制程而形成。在进一步实施例中，第三介电层1902可包括例如氧化铪锆(hfxzryo2)、铪基氧化物(例如，hfo2)、锆基氧化物(例如，zro2)、具有大于约3.9的介电常数的一些其他介电质材料、或上述材料的组合。在又一实施例中，第三介电层1902可具有不同于第一介电层1602的化学成分及/或厚度。在其他实施例中，第三介电层1902的化学成分及/或厚度可与第一介电层1602实质上相同。

如图20图示，金属层2002形成于多个区域101a/101b/202/402中及第三介电层1902上。在一些实施例中，金属层2002可包括例如钛(ti)、钽(ta)、或其类似者。在进一步实施例中，形成金属层2002的制程包括通过例如化学气相沉积、物理气相沉积、原子层沉积、溅射、电镀法、化学镀或一些其他沉积制程而沉积金属层2002。在又一实施例中，在形成金属层2002之后，可对金属层2002执行热处理(例如，退火)(例如，以改善栅极漏泄)。

如图21图示，从第三介电层1902去除金属层2002。在一些实施例中，用于去除金属层2002的制程包括对金属层2002执行第五蚀刻(例如，湿式/干式蚀刻)。在其他实施例中，可不去除金属层2002。

如图22图示，从第一区域101a去除第三介电层1902的第一部分，且从第三区域202去除第三介电层1902的第二部分。在一些实施例中，用于去除第三介电层1902的第一部分及第二部分的制程包括在第三介电层1902上方形成第三遮罩层2202(例如，负性/正性光阻剂)。在进一步实施例中，形成第三遮罩层2202覆盖第二区域101b中的第三介电层1902及覆盖第四区域402中的第三介电层1902。此后，在第三遮罩层2202就位的情况下执行第六蚀刻，使得从第一区域101a及第三区域202分别地去除第三介电层1902的第一部分及第二部分。

在一些实施例中，第六蚀刻可为原子层蚀刻。在进一步实施例中，用于第六蚀刻中的化学化合物可为例如氟化氢(hf)、氨气(nh3)、二氮(n2)、或其类似者。第六蚀刻可随着时间线性减少第三介电层1902的厚度。在又一实施例中，第六蚀刻减少第三介电层1902的厚度的速率可能不同于第三蚀刻减少第一介电层1602的厚度的速率。在其他实施例中，第六蚀刻减少第三介电层1902的厚度的速率可与第三蚀刻减少第一介电层1602的厚度的速率实质上相同。

如图23图示，在第二区域101b中减少第三介电层1902的厚度，从而在第二区域101b中形成第四介电层2302。在一些实施例中，形成第四介电层2302的制程包括从第二区域101b去除第三遮罩层2202的部分。此后，执行第七蚀刻，使得在第二区域101b中减少第三介电层1902的厚度。应将理解，在一些实施例中，在第七蚀刻期间第四区域402可由遮罩层(未图示)覆盖。

在一些实施例中，第七蚀刻可为原子层蚀刻。在进一步实施例中，用于第七蚀刻中的化学化合物可为例如氟化氢(hf)、氨气(nh3)、二氮(n2)、或其类似者。第七蚀刻可随着时间减少第三介电层1902的厚度。在又一实施例中，第七蚀刻可与第六蚀刻实质上相同(例如，实质上类似的化学化合物、实质上类似的去除率，等等)。在此种实施例中，第七蚀刻的蚀刻时间小于第六蚀刻的蚀刻时间。

在一些实施例中，可变化第七蚀刻的蚀刻时间以选择性地调整第四介电层2302的厚度。例如，通过增加第七蚀刻的蚀刻时间，可线性地减少第三介电层1902的厚度直到从第二区域101b完全去除第三介电层1902(例如见选择性地调整的厚度的不同实施例的图3a至图3d)。应将理解，在一些实施例中，第七蚀刻可为原子层蚀刻，且第六蚀刻可为与原子层蚀刻不同的蚀刻(例如，反应离子蚀刻(rie)、缓冲氧化蚀刻(boe)、等等)类型。

如图24图示，覆盖层2402形成于第一介电层1602、第三介电层1902、及第四介电层2302上。在一些实施例中，覆盖层2402包括例如氮化钛(tin)、氮化钽(tan)、或其类似者。在进一步实施例中，覆盖层2402可形成为保形层。在又一实施例中，形成覆盖层2402的制程包括通过例如化学气相沉积、物理气相沉积、原子层沉积、溅射、电镀法、化学镀或一些其他沉积制程而沉积覆盖层2402。

如图25图示，导电层2502形成于覆盖层2402上。导电层2502可包括例如钨、钛、铝、或其类似者。在一些实施例中，导电层2502形成为具有实质上平坦的上表面。在进一步实施例中，形成导电层2502的制程包括通过例如化学气相沉积、物理气相沉积、原子层沉积、溅射、电镀法、化学镀或一些其他沉积制程而沉积导电层2502。在又一实施例中，导电层2502可称为第二金属层。

如图26图示，第一半导体元件103a、第二半导体元件103b、第三半导体元件203、及第四半导体元件403(统称为“多个半导体元件103a/103b/203/403”)分别形成于多个区域101a/101b/202/402中。在一些实施例中，形成多个半导体元件103a/103b/203/403的制程包括对导电层2502、覆盖层2402、第一介电层1602、第三介电层1902、第四介电层2302、及第二介电层1802执行平坦化制程(例如，化学机械研磨)。

平坦化制程去除导电层2502、覆盖层2402、第一介电层1602、第三介电层1902、第四介电层2302、及第二介电层1802的上部分。因此，平坦化制程在第一区域101a中形成第三介电结构124、第一覆盖层结构130、及第一导电结构134；在第二区域101b中形成第四介电结构126、第五介电结构128、第二覆盖层结构132、及第二导电结构136；在第三区域202中形成第七介电结构216、第三覆盖层结构218、及第三导电结构220；以及在第四区域402中形成第九介电结构416、第四覆盖层结构418、及第四导电结构420。在一些实施例中，平坦化制程可共平坦化第一层间介电层140、接触蚀刻终止层138、多个侧壁间隔物116a、116b/118a、118b/212a、212b/412a、412b、第三介电结构124、第一覆盖层结构130、第一导电结构134、第四介电结构126、第五介电结构128、第二覆盖层结构132、第二导电结构136、第七介电结构216、第三覆盖层结构218、第三导电结构220、第九介电结构416、第四覆盖层结构418、及第四导电结构420的上表面。

如图27图示，第二层间介电层142形成于半导体元件103a/103b/203/403、接触蚀刻终止层138、及第一层间介电层140上方。在一些实施例中，形成第二层间介电层142的制程包括在第一层间介电层140、接触蚀刻终止层138、及多个半导体元件103a/103b/203/403上沉积第二层间介电层142。在进一步实施例中，第二层间介电层142可通过例如化学气相沉积、物理气相沉积、原子层沉积、溅射、或一些其他沉积制程而沉积。

如图27图示，多个导电触点144形成于第二层间介电层142及第一层间介电层140中。在一些实施例中，形成多个导电触点144的制程包括对第二层间介电层142及第一层间介电层140执行蚀刻以形成对应于多个导电触点144的触点开口。在遮罩层(未图示)形成于第二层间介电层142上方的情况下，可执行蚀刻。在进一步实施例中，制程包括用导电材料(例如，钨)填充触点开口。触点开口可通过沉积导电层(未图示)而填充，此导电层覆盖第二层间介电层142并且填充触点开口。随后，对导电层及第二层间介电层142执行平坦化制程(例如，化学机械研磨)，从而在第二层间介电层142中形成多个导电触点144。在进一步实施例中，导电层可通过例如化学气相沉积、物理气相沉积、原子层沉积、溅射、电镀法、化学镀或一些其他沉积制程而沉积。在又一实施例中，一旦已经形成第二层间介电层142及多个导电触点144，就可完成互连结构148的下部分146的形成。

如图28图示，第三层间介电层152及多条导电线154(例如，金属线)形成于第二层间介电层142及多个导电触点144上方。在一些实施例中，形成第三层间介电层152及多个导电线154的制程包括在第二层间介电层142及多个导电触点144上沉积第三层间介电层152。在进一步实施例中，第三层间介电层152可通过例如化学气相沉积、物理气相沉积、原子层沉积、溅射、或一些其他沉积制程而沉积。

此后，对第三层间介电层152执行蚀刻以形成对应于多个导电线154的导电线开口。在遮罩层(未图示)形成于第三层间介电层152的情况下，可执行蚀刻。在进一步实施例中，制程包括用导电材料(例如，铜)填充导电线。导电线开口可通过沉积导电层(未图示)而填充，此导电层覆盖第三层间介电层152并且填充导电线开口。随后，对导电层及第三层间介电层152执行平坦化制程(例如，化学机械研磨)，从而在第三层间介电层152中形成多个导电线154。在进一步实施例中，导电层可通过例如化学气相沉积、物理气相沉积、原子层沉积、溅射、电镀法、化学镀或一些其他沉积制程而沉积。

亦如图28图示，第四层间介电层156及多个导电通孔158(并且，金属通孔)形成于第三层间介电层152及多个导电线154上方。在一些实施例中，形成第四层间介电层156及多个导电通孔158的制程与形成第三层间介电层152及多个导电线154的制程实质上相同。应将理解，在一些实施例中，重复此制程以在第三层间介电层152与第四层间介电层156之间形成额外的层间介电层、导电线、及/或导电通孔。

如图29图示，电阻式记忆体单元162形成于第四层间介电层156及多个导电通孔158上方。电阻式记忆体单元162包括设置于第一电极164与第二电极167之间的数据储存结构165。在一些实施例中，第一电极164可经由互连结构148电耦接至第四源极/漏极区域110b。

在一些实施例中，形成电阻式记忆体单元162的制程包括在第四层间介电层156及多个导电通孔158上沉积第一电极层。接着在第一电极层上形成数据储存层，以及形成第二电极层于此数据储存层上。在一些实施例中，第一电极层、数据储存层、及第二电极层可通过例如化学气相沉积、物理气相沉积、原子层沉积、溅射、电镀法、化学镀、或一些其他沉积制程而沉积或生长。

此后，对第二电极层、数据储存层、及第一电极层执行蚀刻以分别形成第二电极167、数据储存结构165、及第一电极164。在一些实施例中，可利用遮罩层(未图示)执行蚀刻，遮罩层设置于第二电极层上。应将理解，在一些实施例中，可执行多次蚀刻以形成电阻式记忆体单元162。

在一些实施例中，第一电极层及第二电极层可包括例如钛、铝、钨、金、铂、或其类似者。在一些实施例中，数据储存层可包括例如硫属化物(例如，锗-锑-碲(gst))、氧化物(例如，hfo2、zro2、等等)、或可选择性地在高电阻状态(hrs)与低电阻状态(lrs)之间变化的一些其他材料。在进一步实施例中，数据储存层可包括多个层，其被配置为基于多个层的一层或更多层的电阻状态来存储数据。例如，数据储存层可包括通过绝缘层(例如，氧化锗、氧化镁等等)与第二铁磁性层(例如，铁、钴、等等)分隔的第一铁磁性层(例如，铁、钴等等)，此些层经图案化成磁穿隧接面(mtj)。

如图30图示，第五层间介电层160形成于第四层间介电层156上并围绕电阻式记忆体单元162。在一些实施例中，第五层间介电层160形成有与第二电极167的上表面实质上共面的上表面。在进一步实施例中，形成第五层间介电层160的制程包括在第四层间介电层156及电阻式记忆体单元162上方沉积第五层间介电层160。第五层间介电层160可通过例如物理气相沉积、化学气相沉积、原子层沉积、溅射、或一些其他沉积制程而沉积。

此后，对第五层间介电层160执行平坦化制程(例如，化学机械研磨)以去除第五层间介电层160的上部分，从而暴露第二电极167。在一些实施例中，平坦化制程亦可去除第二电极167的上部分。应将理解，在一些实施例中，额外的层间介电层、导电线、及/或导电通孔可形成于第五层间介电层160及电阻式记忆体单元162上方。在进一步实施例中，一旦已经形成第五层间介电层160，就可完成互连结构148的上部分150的形成。

因为可选择性地调整第二介电层1802的厚度及/或第四介电层2302的厚度，所以可选择性地调整第二半导体元件103b的栅极介电电容(例如，第二栅极介电质172的电容)。因此，可选择性地调整第二半导体元件103b的输出电压(例如，第四源极/漏极区域110b处的输出电压)。在一些实施例中，第二半导体元件103b的输出电压基于电阻式记忆体单元162的工作电压(例如，reset电压)调整。因而，可选择性地调整第二半导体元件103b的输出电压，使得第二半导体元件103b的输出电压足以操作电阻式记忆体单元162。因此，随着技术节点递减，此方法提供一种手段，此手段用以形成包括电阻式记忆体单元162及多个半导体元件103a/103b/203/403的集成晶片100。

如图31图示，提供了形成集成晶片(ic)的方法的一些实施例的流程图3100，此集成晶片包括具有不同输出电压的第一半导体元件及第二半导体元件，其中第二半导体元件电耦接至电阻式记忆体单元。尽管图31的流程图3100被图示及描述为一系列动作或事件，但将应理解，此等动作或事件的所示顺序不应被解释为限制意义。例如，除了本文图示及/或描述的彼等之外，一些动作可以与其他动作不同的顺序及/或与其他动作同步地进行。此外，可能不需要所有示出的动作来实现本文描述的一或更多个态样或实施例，并且本文描绘的一或更多个动作可以在一或更多个单独的动作和/或阶段中执行。

在动作3102处，在半导体基板上形成具有不同输出电压的第一半导体元件及第二半导体元件，其中第一半导体元件形成于第一区域中并且第二半导体元件形成于第二区域中。图5至图26图示对应于动作3102的一些实施例的不同视图。

在动作3102a处，在第一区域中及层间介电层中形成第一开口，其中第一开口形成于第一对源极/漏极区域之间，且第一对源极/漏极区域设置于半导体基板中。图5至图15图示对应于动作3102a的一些实施例的一系列剖视图。

在动作3102b处，在第二区域中及层间介电层中形成第二开口，其中第二开口形成于第二对源极/漏极区域之间，且第二对源极/漏极区域设置于半导体基板中。图5至图15图示对应于动作3102b的一些实施例的一系列剖视图。

在动作3102c处，在层间介电上方形成第一介电层并内衬于第一开口及第二开口。图16图示对应于动作3102c的一些实施例的剖视图。

在动作3102d处，减少第一介电层在第二区域中的厚度。图17至图18图示对应于动作3102d的一些实施例的一系列剖视图。应理解，在一些实施例中，可在第二区域中减少第一介电层的厚度(例如见图1至图2、图3a、图3d)。另外应理解，在其他的实施例中，可在第二区域中完全去除第一介电层(例如见图4、第四半导体元件403)。

在动作3102e处，在第一区域及第二区域中的第一介电层上形成第二介电层。图19图示对应于动作3102e的一些实施例的剖视图。

在动作3102f处，在第二介电层上形成金属层。图20图示对应于动作3102f的一些实施例的剖视图。在一些实施例中，在第一金属层形成于第二介电层上之后，对此金属层执行热处理(例如，退火)。

在动作3102g处，从第二介电层去除金属层。图21图示对应于动作3102g的一些实施例的剖视图。

在动作3102h处，从第一区域去除第二介电层。图22图示对应于动作3102h的一些实施例的剖视图。

在动作3102i处，在第二区域中减少第二介电层的厚度。图23图示对应于动作3102i的一些实施例的剖视图。应将理解，在一些实施例中，可在第二区域中减少第二介电层的厚度(例如见图1至图2、图3a及图3c；及图4-第四半导体元件403)。另外应理解，在一些实施例中，在动作3102h及/或3102i之后可形成金属层。在此种实施例中，金属层可不从第二介电层去除。

在3102j处，在层间介电层、第一介电层、及第二介电层上方形成覆盖层，其中覆盖层在第一区域中形成于第一介电层上且在第二区域中形成于第二介电层上。图24图示对应于动作3102j的一些实施例的剖视图。

在3102k处，导电层形成于覆盖层上。图25图示对应于动作3102k的一些实施例的剖视图。

在3102m处，去除导电层、覆盖层、第一介电层及第二介电层的上部分，从而在第一区域中形成第一半导体元件且在第二区域中形成第二半导体元件。图26图示对应于动作3102m的一些实施例的剖视图。

在3104处，在第一半导体元件、第二半导体元件、及层间介电层上方形成互连结构的下部分。图27图示对应于动作3104的一些实施例的剖视图。

在3106处，在互连结构的下部分上方形成互连结构的上部分，其中电阻式记忆体单元设置于互连结构的上部分且经由此互连结构电耦接至第二对源极/漏极区域中的源极/漏极区域中的一者。图28至图30图示对应于动作3106的一些实施例的一系列剖视图。

在一些实施例中，本揭示案的一实施例提供集成晶片(ic)。集成晶片包括设置于半导体基板上的第一栅极介电质，其中此第一栅极介电质包括第一高介电常数介电结构。第一栅电极设置于第一栅极介电质上。第二栅极介电质设置于半导体基板上，其中第二栅极介电质在横向方向上与第一栅极介电质间隔，并且其中第二栅极介电质包括第二高介电常数介电结构，此第二高介电常数介电结构具有不同于第一高介电常数介电结构的化学成分或厚度。第二栅电极设置于第二栅极介电质上，其中第一栅电极、第一高介电常数介电结构、第二高介电常数介电结构、及第二栅电极的上表面实质上共面。

在一些实施例中，第一栅极介电质每单位面积具有第一电容，以及第二栅极介电质每单位面积具有不同于第一电容的第二电容。在一些实施例中，集成晶片进一步包括第一源极/漏极区域及第二源极/漏极区域，设置于半导体基板中并在第二栅极介电质的相对侧上；以及电阻式记忆体单元，设置于第二栅电极及第一栅电极上方，其中电阻式记忆体单元包括设置于第一电阻式记忆体单元电极与第二电阻式记忆体单元电极之间的数据储存结构，以及其中第二源极/漏极区域电耦接至第一电阻式记忆体单元电极。在一些实施例中，第二高介电常数介电结构的化学成分及厚度两者皆不同于第一高介电常数介电结构的化学成分及厚度。在一些实施例中，第一栅电极及第二栅电极包括金属。在一些实施例中，第一栅极介电质包括设置于半导体基板与第一高介电常数介电结构之间的第一介面层，其中第一介面层具有低于第一高介电常数介电结构的介电常数；以及第二栅极介电质包括设置于半导体基板与第二高介电常数介电结构之间的第二介面层，其中第二介面层的介电常数小于第二高介电常数介电结构的介电常数，并且其中第二介面层的厚度大于第一介面层的厚度。在一些实施例中，集成晶片进一步包括多个第一侧壁间隔物，设置于第一栅电极的相对侧上，其中第一高介电常数结构沿着第一侧壁间隔物中的一者从低于第一栅电极垂直地延伸至第一侧壁间隔物中的一者的上表面；以及多个第二侧壁间隔物，设置于第二栅电极的相对侧上，其中第二高介电常数结构从低于第二栅电极及第二侧壁间隔物之间垂直地延伸至第二侧壁间隔物中的一者的上表面。在一些实施例中，第二栅极介电质包括第三高介电常数介电结构；以及第三高介电常数介电结构具有实质上类似于第一高介电常数介电结构的化学成分。在一些实施例中，第三高介电常数介电结构沿着第二侧壁间隔物中的一者从低于第二栅电极垂直地延伸至第二侧壁间隔物中的一者的上表面。在一些实施例中，第一高介电常数介电结构接触第一侧壁间隔物中的每一者；第三高介电常数介电结构接触第二侧壁间隔物中的每一者；以及第二高介电常数介电结构将第三高介电常数介电结构与第二栅电极分隔。在一些实施例中，第一侧壁间隔物具有第一高度，且第二侧壁间隔物具有第二高度，第二高度与第一高度实质上相同。在一些实施例中，第一侧壁间隔物在横向方向上间隔开第一距离，且第二侧壁间隔物在横向方向上间隔开第二距离，第二距离与第一距离实质上相同。

在其他的实施例中，本揭示案的一实施例提供形成集成晶片(ic)的方法。此方法包括在半导体基板上方形成第一层间介电层。在层间介电层中及集成晶片的第一区域中形成第一开口。在第一层间介电层中及集成晶片的不同于第一区域的第二区域中形成第二开口。第一高介电常数介电层形成为内衬于第一开口及第二开口。第二高介电常数介电层形成于第一高介电常数介电层上，其中第二高介电常数介电层内衬于第一区域及第二区域两者中的第一高介电常数介电层。从此第一区域去除第二高介电常数介电层。在第一高介电常数介电层及第二高介电常数介电层两者上方形成导电层，其中导电层接触第一区域中的第一高介电常数介电层并接触第二区域中的第二高介电常数介电层。

在一些实施例中，此方法进一步包括在第二高介电常数介电层形成于第一高介电常数介电层上之后，减少第二高介电常数介电层在第二区域中的厚度，使得第二高介电常数介电层在第一区域中具有第一厚度且在第二区域中具有小于第一厚度的第二厚度。在一些实施例中，减少第二高介电常数介电层在第二区域中的厚度的步骤包括对第二高介电常数介电质执行第一蚀刻一时段，其中第一蚀刻随着时段增加线性地减少第二高介电常数介电层的厚度。在一些实施例中，此方法进一步包括在形成第一层间介电层之前，形成一对第一源极/漏极区域于半导体基板中并且横向间隔开，其中第一开口形成于第一源极/漏极区域之间；在形成第一层间介电层之前，形成一对第二源极/漏极区域于半导体基板中并且横向间隔开，其中第二开口形成于第二源极/漏极区域之间；以及对导电层、第一高介电常数介电层、及第二高介电常数介电层执行平坦化制程以形成第一金属栅极，设置于半导体基板上方及第一源极/漏极区域之间，其中第一高介电常数介电层的第一部分将第一金属栅极与半导体基板分隔；以及第二金属栅极，设置于半导体基板上方且在第二源极/漏极区域之间，其中第一高介电常数介电层的第二部分及第二高介电常数介电层的第三部分两者将第二金属栅极与半导体基板分隔。在一些实施例中，此方法进一步包括在第一层间介电层、第一金属栅极、及第二金属栅极上方形成电阻式记忆体单元，其中电阻式记忆体单元包括数据储存结构，数据储存结构设置于第一电阻式记忆体单元电极与第二电阻式记忆体单元电极之间，并且其中第一电阻式记忆体单元电极电耦接至第二源极/漏极区域中的一者。在一些实施例中，此方法进一步包括在形成第二高介电常数介电层之前，对第一高介电常数介电层执行第二蚀刻以减少第一高介电常数介电层在第二区域中的厚度，使得第一高介电常数介电层在第一区域中具有第三厚度且在第二区域中具有小于第三厚度的第四厚度。

在又一实施例中，本揭示案的一实施例提供形成集成晶片(ic)的方法。此方法包括在半导体基板上方形成第一层间介电层。在第一层间介电层中及集成晶片的第一区域中形成第一开口。在第一层间介电层中及集成晶片的不同于第一区域的第二区域中形成第二开口。形成内衬于第一开口及第二开口两者的第一高介电常数介电层，其中第一高介电常数介电层在第一区域中具有第一厚度且在第二区域中具有第二厚度。执行第一蚀刻以将第一高介电常数介电层在第二区域中的厚度从第二厚度减少至第三厚度，其中在第一蚀刻之后第三厚度小于第一厚度。第二高介电常数介电层形成于第一高介电常数介电层上及第一区域及第二区域两者中，其中第二高介电常数介电层在第二区域中具有第四厚度。执行第二蚀刻以将第二高介电常数介电层在第二区域中的厚度从第四厚度减少至第五厚度。此第二高介电常数介电层从此第一区域去除。在第一高介电常数介电层及第二高介电常数介电层上方形成导电层，其中导电层接触第一区域中的第一高介电常数介电层并接触第二区域中的第二高介电常数介电层。

在一些实施例中，此方法进一步包括以下步骤。对导电层、第二高介电常数介电层、及第一高介电常数介电层执行平坦化制程以形成第一区域中的第一栅电极；第一高介电常数介电结构，在第一区域中且在第一栅电极与层间介电层之间，其中第一高介电常数介电结构为第一高介电常数介电层具有第一厚度的一部分；第二区域中的第二栅电极；第二高介电常数介电结构，在第二区域中且在第二栅电极与层间介电层之间，其中第二高介电常数介电结构为第一高介电常数介电层具有第二厚度的一部分；以及第三高介电常数介电结构，在第二区域中且在第二栅电极与第二高介电常数介电结构之间，其中第三高介电常数介电结构为第二高介电常数介电层具有第五厚度的一部分。

上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示案的一实施例的态样。熟悉此项技术者应了解，可轻易使用本揭示案的一实施例作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示案的一实施例的精神及范畴，且可在不脱离本揭示案的一实施例的精神及范畴的情况下产生本文的各种变化、替代及更改。