阵列基板、显示面板及制造方法与流程

本发明一般涉及显示技术领域，具体涉及一种阵列基板、显示面板及制造方法。

背景技术：

目前，大多数显示设备都只能显示二维的图像，但是，我们生活的是一个三维的空间，我们大多的经验都来自于对深度信息的感知，因此产生了对三维显示的需求。

随着显示技术的发展，目前出现了可以进行三维显示的oled(organiclightemittingdiode；有机发光二极管)显示装置，三维显示的oled具有透镜阵列，oled的发光层设置在对应透镜的焦面上。受限于现有的制作工艺，oled各像素内对应的子像素电极间的距离大于3.5μm，如此大的距离会造成三维显示oled显示装置在进行三维显示时，存在严重的摩尔纹问题。

技术实现要素：

本申请期望提供一种阵列基板、显示面板及制造方法，至少用于解决子像素电极间距离较大，导致三维显示oled显示装置在进行三维显示时，存在严重的摩尔纹问题。

第一方面，本发明提供一种阵列基板的制造方法，包括像素电极的制备步骤，所述像素电极的制备步骤包括：

在平坦化层上沉积第一电极薄膜，对所述第一电极薄膜进行图案化，形成第一子像素电极；

在第一子像素电极及暴露于所述第一子像素电极之外的所述平坦化层上沉积钝化薄膜，对所述钝化薄膜进行图案化，形成包覆所述第一子像素电极的钝化图案；

在所述钝化图案及暴露于所述钝化图案之外的所述平坦化层上沉积第二电极薄膜，对所述第二电极薄膜进行图案化，形成与所述第一子像素电极同层设置的第二子像素电极，同一像素内的所述第一子像素电极与所述第二子像素电极之间的距离小于3μm。

作为可实现方式，同一像素内的所述第一子像素电极与所述第二子像素电极之间的距离为0.01μm-2.5μm。

作为可实现方式，至少去除所述第一子像素电极顶部钝化图案的材料。

作为可实现方式，完全去除所述钝化图案。

第二方面，本发明提供一种采用上述制造方法制备的阵列基板，包括形成于平坦化层上的第一子像素电极和第二子像素电极，同一像素内的所述第一子像素电极与所述第二子像素电极之间的距离小于3μm。

作为可实现方式，同一像素内的所述第一子像素电极与所述第二子像素电极之间的距离为0.01μm-2.5μm。

作为可实现方式，所述阵列基板包括薄膜晶体管器件，所述薄膜晶体管器件上形成有布线层，所述平坦化层形成于所述布线层上。

第三方面，本发明提供一种显示面板，包括上述的阵列基板，所述阵列基板上设置有发光层，所述发光层上设置有透镜，所述透镜的焦面位于所述发光层。

第四方面，本发明提供一种显示面板的制造方法，包括上述的阵列基板的制造方法；

在所述至少去除所述第一子像素电极顶部钝化图案的材料之后，还包括：

在所述平坦化层上形成像素界定层，所述像素界定层具有暴露各像素的开口；

在各所述开口内形成发光材料层。

作为可实现方式，在所述发光材料层上顺次形成阴极电极层及封装层。

本发明提供的上述方案，在制作第二子像素电极时，通过钝化图案对第一子像素电极进行保护，可以通过控制钝化图案侧面的厚度，来调整第一子像素电极及第二子像素电极间的距离，由于，钝化图案侧面的厚度可以在3μm以下，相应地，第一子像素电极及第二子像素电极间的距离也可以在3μm以下，随着第一子像素电极及第二子像素电极间的距离下降，解决了三维显示oled显示装置在进行三维显示时，存在严重的摩尔纹问题，实现了无摩尔纹的三维显示效果。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1为本发明实施例提供的阵列基板的制造方法流程图；

图2-19为本发明另一实施例提供的显示面板的制造过程图；

图20-24为本发明又一实施例提供的显示面板的制造过程图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

本发明实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，生长外延也采用已知的方法，在此不做具体的限定。

在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积、涂覆或生长工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。例如但不限于，本文中所指的薄膜的厚度可以在100μm以下。

如图1所示，本发明实施例示出的一种阵列基板的制造方法，包括像素电极的制备步骤，所述像素电极的制备步骤包括：

s1：在平坦化层上沉积第一电极薄膜，对所述第一电极薄膜进行图案化，形成第一子像素电极；

s2：在第一子像素电极及暴露于所述第一子像素电极之外的所述平坦化层上沉积钝化薄膜，对所述钝化薄膜进行图案化，形成包覆所述第一子像素电极的钝化图案；

s3：在所述钝化图案及暴露于所述钝化图案之外的所述平坦化层上沉积第二电极薄膜，对所述第二电极薄膜进行图案化，形成与所述第一子像素电极同层设置的第二子像素电极，同一像素内的所述第一子像素电极与所述第二子像素电极之间的距离小于3μm。

本领域技术人员可以理解，对于每一个像素，其都是有多个子像素构成，例如，对于rgb(red、green、blue；红、绿、蓝)像素，其由r子像素、g子像素、b子像素这三个三原色的子像素构成；对于rgbw(red、green、blue、white；红、绿、蓝、白)像素，其由r子像素、g子像素、b子像素、w子像素这四个子像素构成。当然，各像素中的子像素还可以为单色的子像素，如白光子像素或蓝光子像素等，并通过色阻将其发出的光转化为对应的颜色。每一个子像素对应一个子像素电极，一般地，子像素电极为阳极，不同的子像素可以共用同一阴极。

以下至少另参见图16所示，本文的第一子像素电极13与第二子像素电极11仅是用于区分同一像素内两个相邻的子像素电极，第一子像素电极13与第二子像素电极11具体对应于何种颜色的子像素这里不作具体限定。

下文以rgb像素为例进行说明。

在平坦化层7上沉积第一电极薄膜，第一电极薄膜可以是单层结构，也可以是复合层结构。第一电极薄膜的材料可以是钼(mo)、铝(al)、铜(cu)、银(ag)、金(au)、ito(indiumtinoxide，氧化铟锡)等。该示例中采用复合层结构，该复合层结构包括层叠设置的ito/ag/ito三层结构。对第一电极薄膜进行图案化，形成第一子像素电极13。第一子像素电极13可以是并排设置的r子像素、g子像素和b子像素中位于中间的子像素所对应的电极，也可以是位于两侧的两个子像素分别对应的电极。该示例中第一子像素电极13为位于中间的子像素所对应的电极。

在第一子像素电极13及暴露于第一子像素电极13之外的平坦化层7上沉积钝化薄膜，钝化薄膜可以是sinx、siox的单层膜或者是sinx、siox的复合膜。在成膜结束后，对钝化薄膜进行图案化，形成包覆第一子像素电极13的钝化图案20。这里所指的包覆是指，钝化图案20覆盖第一子像素电极13的顶面及侧面。在对钝化薄膜进行图案化时，可以控制对钝化图案20侧面的刻蚀量，来控制钝化图案20侧面的厚度。

在钝化图案20及暴露于钝化图案20之外的平坦化层7上沉积第二电极薄膜，第二电极薄膜可以是单层结构，也可以是复合层结构。第二电极薄膜的材料可以是钼(mo)、铝(al)、铜(cu)、银(ag)、金(au)、ito(indiumtinoxide，氧化铟锡)等。该示例中采用复合层结构，该复合层结构包括层叠设置的ito/ag/ito三层结构，对第二电极薄膜进行图案化，形成与第一子像素电极13同层设置的第二子像素电极11，由于第一子像素电极13与第二子像素电极11之间钝化图案20侧面的厚度在3μm以下，那么在同一像素内的第一子像素电极13与第二子像素电极11之间的距离小于3μm。如上文所述，第一子像素电极13是位于中间的子像素所对应的电极，那么第二像素电极11是位于两侧的子像素所对应的电极，也即一个像素中，具有一个第一子像素电极13和两个第二子像素电极11。若一个像素中是按照r子像素、g子像素和b子像素顺次排列的，那么g子像素对应一个第一子像素电极13，r子像素和b子像素分别对应一个第二子像素电极11。

当然，在其他的示例中，还可以是r子像素和b子像素分别对应一个第一子像素电极，g子像素对应一个第二子像素电极。

本发明提供的上述方案，在制作第二子像素电极时，通过钝化图案20对第一子像素电极13进行保护，可以通过控制钝化图案20侧面的厚度，来调整第一子像素电极13及第二子像素电极11间的距离，由于，钝化图案20侧面的厚度可以在3μm以下，相应地，第一子像素电极13及第二子像素电极11间的距离也可以在3μm以下，随着第一子像素电极13及第二子像素电极11间的距离下降，解决了三维显示oled显示装置在进行三维显示时，存在严重的摩尔纹问题，实现了无摩尔纹的三维显示效果。

作为可实现方式，同一像素内的所述第一子像素电极13与所述第二子像素电极11之间的距离为0.01μm-2.5μm。例如但不限于第一子像素电极13与第二子像素电极11之间的距离为1μm。

作为可实现方式，至少去除所述第一子像素电极13顶部钝化图案20的材料。通过刻蚀的方式去除第一子像素电极13顶部钝化图案20的材料，以便后续工艺中形成的发光材料层与第一子像素电极13电性连接。

可以仅去除第一子像素电极13顶部钝化图案20的材料，当然，还可以将整个钝化图案20的材料均去除掉。

作为可实现方式，可以通过刻蚀的方式，除了可以对第一子像素电极13顶部钝化图案20的材料去除外，还可以同时去除第一子像素电极13侧面的钝化图案20的材料，也即将钝化图案20完全去除掉。

第二方面，至少另参见图17所示，本发明提供一种采用上述制造方法制备的阵列基板，包括形成于平坦化层7上的第一子像素电极13和第二子像素电极11，同一像素内的所述第一子像素电极13与所述第二子像素电极11之间的距离小于3μm。

该阵列基板由上述制造方法形成，其具体原理及效果参见上述实施例，这里不再赘述。

本领域技术人员可以理解，该阵列基板可以为有源矩阵阵列基板或无源矩阵整列基板。其可以应用于lcd(liquidcrystaldisplay；液晶显示器)显示面板、oled显示面板、qled(quantumdotlightemittingdiodes；量子点发光二极管)显示面板等。

作为可实现方式，同一像素内的所述第一子像素电极13与所述第二子像素电极11之间的距离为0.01μm-2.5μm。例如但不限于第一子像素电极13与第二子像素电极11之间的距离为1μm。

作为可实现方式，阵列基板包括薄膜晶体管器件，薄膜晶体管器件上形成有布线层，平坦化层7形成于布线层上。例如但不限于，该薄膜晶体管器件可以包括下文的有源层19、第一栅绝缘层3、第一栅极层18、第二栅绝缘层4、第二栅极层15，布线层包括第一数据走线层17和第二数据走线层16。

第三方面，本发明提供一种显示面板，包括上述的阵列基板。

作为可实现方式，所述阵列基板上设置有发光层，所述发光层上设置有透镜，所述透镜的焦面位于所述发光层，也即该显示面板为三维显示oled面板。

第四方面，本发明提供一种显示面板的制造方法，包括上述的阵列基板的制造方法；

在所述至少去除所述第一子像素电极13顶部钝化图案20的材料之后，还包括：

在所述平坦化层7上形成像素界定层8，所述像素界定层8具有暴露各像素的开口；

在各所述开口内形成发光材料层12。例如但不限于采用蒸镀、打印或涂覆等方式在开口内形成发光材料层12。

作为可实现方式，在所述发光材料层上顺次形成阴极电极层9及封装层10。

在对第二子像素电极11进行图案化时，在某些情况下，由于紫外光的衍射作用，第一子像素电极13与第二子像素电极11之间的那部分钝化图案20上也会保留被曝光的光刻胶14，在刻蚀去除钝化图案20时，这部分光刻胶14所覆盖的那一部分钝化图案20的材料被保留下来，并且该部分的高度高于第一子像素电极13与第二子像素电极11，该部分与第一子像素电极13和第二子像素电极11存在段差，在蒸镀有机发光材料形成发光材料层12时，该部分钝化图案20的材料起到界定子像素的作用，也就是说有机发光材料在该部分是断开的，而不是在像素范围内是一个连续整层，而是被分隔为了三个子像素区域内的三个独立的发光材料层，也可理解为形成了三个独立的有机发光器件。即使在某些情况下，该段差不足以将有机发光材料在该部分断开，那么该部分的电阻也是较大的，相邻的两个子像素中的其中一个点亮时，会有少量的电流流经另一子像素，但是由于流经另一子像素的电流较小，该另一子像素的发光亮度较低，不会对正常点亮的子像素造成串扰。

当然，至少另参见图20，还可以通过控制掩膜板的具体尺寸，弥补由于紫外光的衍射作用，使得第一子像素电极13与第二子像素电极11之间的那部分钝化图案20上不具有光刻胶，在对钝化图案20进行刻蚀时，其可以被全部刻蚀掉，那么在第一子像素电极13和第二子像素电极11之间形成凹槽，该凹槽与第一子像素电极13和第二子像素电极11存在段差，在蒸镀有机发光材料形成发光材料层时，该凹槽起到界定子像素的作用，也就是说有机发光材料在该凹槽处是断开的，而不是在像素范围内是一个连续整层，而是被分隔为了三个子像素区域内的三个独立的发光材料层，也可理解为形成了三个独立的有机发光器件。即使在某些情况下，该段差不足以将有机发光材料在该凹槽处断开，那么该凹槽处的电阻也是较大的，相邻的两个子像素中的其中一个点亮时，会有少量的电流流经另一子像素，但是由于流经另一子像素的电流较小，该另一子像素的发光亮度较低，不会对正常点亮的子像素造成串扰。

下面以其中一个示例来对该显示面板的制造方法予以具体说明。

如图2所示，在基板1上通过pecvd(plasmaenhancedchemicalvapordeposition；化学气相沉积)沉积一层缓冲层(buffer)2，缓冲层2的材料可以是氧化硅(siox)的单层膜、或者是氮化硅(sinx)、氧化硅(siox)的复合层。基板1例如但不限于为ltps(lowtemperaturepoly-silicon；低温多晶硅)基板。例如但不限于，层缓冲层2为sinx/siox的复合膜。

如图3所示，在缓冲层2上沉积一层非晶硅(a-si)薄膜，对非晶硅(a-si)薄膜进行退火，形成多晶硅(p-si)薄膜。通过构图工艺对该多晶硅薄膜进行图案化，形成有源层19。

如图4所示，在有源层19上利用pecvd沉积一层栅极绝缘薄膜，该层栅极绝缘薄膜作为第一栅绝缘层3，第一栅绝缘层3的材料可以是sinx的单层膜或者是sinx、siox的复合膜。例如但不限于，第一栅绝缘层3为siox/sinx的复合膜。

如图5所示，在第一栅绝缘层3沉积第一栅金属薄膜，例如通过磁控溅射的方式沉积第一栅金属薄膜，通过构图工艺对该第一栅金属薄膜进行图案化，形成第一栅极层18。形成第一栅极层18的材料可以是钼(mo)、铝(al)、铜(cu)等金属，也可以是上述几种金属的复合膜层或合金膜层。例如但不限于，第一栅极层18的材料可以是钼(mo)。

如图6所示，在第一栅极层20上利用pecvd沉积一层栅极绝缘薄膜，该层栅极绝缘薄膜作为第二栅绝缘层4，第二栅绝缘层4的材料可以是sinx的单层膜或者是sinx、siox的复合膜。例如但不限于，第二栅绝缘层4为sinx的单层膜。

如图7所示，在第二栅绝缘层4上沉积第二栅金属薄膜，例如通过磁控溅射的方式沉积第二栅金属薄膜，通过构图工艺对该第二栅金属薄膜进行图案化，形成第二栅极层15。形成第二栅极层15的材料可以是钼(mo)、铝(al)、铜(cu)等金属，也可以是上述几种金属的复合膜层或合金膜层。例如但不限于，第二栅极层15的材料可以是钼(mo)。

如图8所示，在第二栅极层15上利用pecvd沉积一层栅极绝缘薄膜，该层栅极绝缘薄膜作为层间绝缘层(ild)5，层间绝缘层5的材料可以是sinx的单层膜或者是sinx、siox的复合膜。例如但不限于，层间绝缘层5为siox/sinx的复合膜。

如图9所示，在层间绝缘层5上形成延伸至有源层19的过孔，随后在层间绝缘层5上沉积第一数据走线金属薄膜，例如通过磁控溅射的方式沉积第一数据走线金属薄膜，通过构图工艺对该第一数据走线金属薄膜进行图案化，形成第一数据走线层(sd1)17，该第一数据走线层17通过过孔内沉积的金属与有源层19的源极、漏极电连接。形成第一数据走线层17的材料可以是钼(mo)、铝(al)、铜(cu)、银(ag)、金(au)、钛(ti)等的单层或复合层结构。例如但不限于，第一数据走线层17采用复合层结构，该复合层结构包括层叠设置的ti/al/ti三层结构。

如图10所示，在第一数据走线层17上利用pecvd沉积一层第一钝化薄膜，在该第一钝化薄膜上形成延伸至第一数据走线层17的过孔，以形成第一钝化层(pvx1)6，第一钝化层6的材料可以是sinx的单层膜或者是sinx、siox的复合膜。例如为单层sinx薄膜。

如图11所示，在第一钝化层6上沉积第二数据走线金属薄膜，例如通过磁控溅射的方式沉积第一数据走线金属薄膜，通过构图工艺对该第二数据走线金属薄膜进行图案化，形成第二数据走线层(sd2)16，该第二数据走线层16通过过孔内沉积的金属与第一数据走线层17电连接。形成第二数据走线层16的材料可以是钼(mo)、铝(al)、铜(cu)、银(ag)、金(au)、钛(ti)的单层或复合层结构。例如但不限于，第二数据走线层16采用复合层结构，该复合层结构包括层叠设置的ti/al/ti三层结构。

如图12所示，在第二数据走线层16上通过旋涂等工艺形成平坦化层(pln)7，该平坦化层7的材料例如可以为树脂。

如图13所示，在平坦化层7上形成第一电极薄膜，通过构图工艺对该第一电极金属薄膜进行图案化，第一子像素电极13，该示例中的第一子像素电极13为同一像素中位于中间的子像素的电极。例如但不限于，第一电极薄膜为ito/ag/ito三层结构。

如图14所示，在第一子像素电极13及暴露于第一子像素电极13之外的平坦化层7上利用pecvd沉积一层第二钝化薄膜，对该第二钝化薄膜进行图案化，形成包覆第一子像素电极13的钝化图案20。第二钝化薄膜的材料可以是sinx的单层膜或者是sinx、siox的复合膜。例如为单层sinx薄膜。

如图15所示，在钝化图案20及暴露于钝化图案20之外的平坦化层7上沉积第二电极薄膜，对第二电极薄膜进行图案化，形成与第一子像素电极13同层设置的第二子像素电极11，在该示例中，每一像素中具有两个第二子像素电极11，分别对应于同一像素中位于两侧的子像素的电极。在该示例中，由于紫外光的衍射作用，第一子像素电极与第二子像素电极之间的那部分钝化图案上也会保留被曝光的光刻胶14。例如但不限于，第二电极薄膜为ito/ag/ito三层结构。

如图16所示，在对钝化图案20进行刻蚀时，由于第一子像素电极13与第二子像素电极11之间的那部分钝化图案20上也会保留被曝光的光刻胶14，在该光刻胶14的保护下，第一子像素电极13与第二子像素电极11之间的那部分钝化图案未被刻蚀掉。

如图17所示，在平坦化层上通过旋涂等工艺形成像素界定层薄膜，对像素界定层薄膜进行图案化，形成具有界定像素的开口的像素界定层(pdl)8，同一像素的第一子像素电极13与第二子像素电极11位于同一开口内。像素界定层薄膜的材料例如可以为树脂。树脂材料可以包含但不限于聚硅氧烷系材料，亚克力系材料或聚酰亚胺系材料等。

如图18所示，蒸镀、打印或涂覆有机发光材料形成发光材料层，该示例中采用的是蒸镀的方式，在此过程中，第一子像素电极13与第二子像素电极11之间残存的钝化图案20的材料起到界定子像素的作用，也就是说有机发光材料在该部分是断开的，而不是在像素范围内是一个连续整层，而是被分隔为了三个子像素区域内的三个独立的发光材料层，也可理解为形成了三个独立的有机发光器件。

如图19所示，在像素界定层8上形成阴极电极层9，该阴极电极层9的材料可以为ito(indiumtinoxide，氧化铟锡)或金属合金。阴极电极层9的厚度为0.01μm～5μm。

在阴极电极层9上形成封装层10，封装层为无机层加有机层的机构。例如，封装层包括利用pecvd沉积在阴极电极层9的第一无机薄膜，该第一无机薄膜作为第一无机层，第一无机层的材料可以是sinx的单层膜或者是sinx、siox的复合膜。第一无机层的厚度可以在0.01μm～5μm。在第一无机层上通过旋涂等方式形成有机薄膜。有机薄膜的材料可以但不限于为亚克力系材料或聚酰亚胺系材料等。有机薄膜的厚度可以在1μm～50μm。在机薄膜上利用pecvd沉积一层第二无机薄膜，该第二无机薄膜作为第二无机层，第二无机层的材料可以是sinx的单层膜或者是sinx、siox的复合膜。第二无机层的厚度可以在0.01μm～5μm。

如图20-24所示，其与上述具体示例的不同主要在于，在对第二电极薄膜进行图案化，形成第二子像素电极11时，光刻胶14未覆盖第一子像素电极13与第二子像素电极11之间的钝化图案20的材料。相应地，在对钝化图案20进行刻蚀时，第一子像素电极13与第二子像素电极11之间的钝化图案20的材料亦被刻蚀掉，在第一子像素电极13与第二子像素电极11之间形成凹槽，在蒸镀、打印涂覆有机发光材料形成发光材料层12时，该凹槽起到界定子像素的作用，也就是说有机发光材料在该凹槽处是断开的，而不是在像素范围内是一个连续整层，而是被分隔为了三个子像素区域内的三个独立的发光材料层，也可理解为形成了三个独立的有机发光器件。

需要理解的是，上文如有涉及术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。