用于制造垂直型基于鳍片的场效应晶体管的方法和系统与流程

用于制造垂直型基于鳍片的场效应晶体管的方法和系统
[0001]
相关申请的交叉引用
[0002]
本申请要求于2019年7月22日提交的名称为“用于制造垂直型基于鳍片的场效应晶体管的方法和系统(method and system for fabrication of a vertical fin-based field effecttransistor)”的美国临时专利申请号为62/877,224的优先权的权益，该美国临时专利申请的全部内容通过引用结合于此，用于所有目的。
技术领域
[0003]
本发明涉及垂直型基于鳍片的场效应晶体管(fet)器件，该器件对于给定的阈值电压具有泄漏电流、最大电场和导通电阻相结合的改进。


背景技术：

[0004]
功率电子器件广泛用于各种应用，包括功率转换、电机驱动、开关电源、照明等。诸如晶体管的功率电子器件通常用于这些功率开关应用中。目前一代的功率晶体管器件，特别是具有高电压(>600v)处理能力的功率晶体管器件的操作受到慢的开关速度以及高的特定导通电阻的阻碍。
[0005]
因此，在本领域中需要呈现有低电容、低的正阈值电压、低的特定导通电阻以及高击穿电压的功率晶体管器件。


技术实现要素：

[0006]
本发明的实施例提供了新颖的垂直型基于鳍片的fet器件以及制造这种fet器件的方法，其具有改进的特定导通电阻、泄漏电流和击穿电压。
[0007]
在一个实施例中，一种晶体管，包括：衬底，其具有第一表面以及与所述第一表面相对的第二表面；漂移区，其具有在所述衬底的所述第一表面上的掺杂区以及在所述掺杂区上的渐变掺杂区；半导体鳍片，其从所述渐变掺杂区突出，并且在所述半导体鳍片的上部分处包括金属化合物层；在所述金属化合物层上的源极金属接触；栅极层，其具有与所述渐变掺杂区直接地接触的底部部分；以及在所述衬底的所述第二表面上的漏极金属接触。
[0008]
在另一实施例中，提供了一种制造垂直型基于鳍片的场效应晶体管(fet)的方法，所述方法可以包括：提供具有第一表面和第二表面的半导体衬底，所述半导体衬底具有第一导电类型；在所述半导体衬底的所述第一表面上外延生长第一半导体层，所述第一半导体层具有所述第一导电类型并且包括漂移层以及在所述漂移层上的渐变掺杂层；在所述渐变掺杂层上外延生长具有第一导电类型的第二半导体层(也被称作鳍片导电层)，在所述第二半导体层上形成金属化合物层，在所述金属化合物层上形成图案化的硬掩模层，以及利用作为掩模的图案化的硬掩模层来蚀刻所述金属层和所述第二半导体层(即鳍片导电层)，并暴露所述渐变掺杂层的表面，以形成由沟槽所围绕的多个鳍片。该方法还包括：在所述沟槽中外延生长具有与第一导电类型相反的第二导电类型的第三半导体层；回蚀刻第三半导体层并平坦化所述第三半导体层以及暴露所述鳍片的侧壁部分，在平坦化的第三半导体层
上形成第一电介质层并且覆盖图案化的硬掩模层和鳍片的侧壁部分；在第一电介质层上形成第二电介质层，在所述第二电介质层上形成第三电介质层，以及回蚀刻所述第三电介质层，以在所述第二电介质层的侧壁上形成间隔部。
[0009]
在一个实施例中，该方法还可以包括：移除未被所述间隔部覆盖的所述第二电介质层的一部分，而在所述平坦化的第三半导体层上方暴露所述第一电介质层的上表面部分；以及移除所述间隔部和所述图案化的硬掩模。
[0010]
在一个实施例中，所述第一电介质层包括si3n4，所述第二电介质层包括sio2，并且所述第三电介质层包括si3n4。在一个实施例中，所述第一电介质层具有约100nm的厚度，所述第二电介质层具有约100nm的厚度，并且所述第三电介质层具有约400nm的厚度。
[0011]
与常规技术相比，通过本发明可以获得许多益处。例如，本发明的实施例所提供的方法和系统，其应用了：(1)渐变掺杂区，作为用于蚀刻垂直型鳍片的着陆区域(landing zone)，从而使蚀刻工艺过程中的蚀刻深度变化对fet的导通电阻和栅极-源极电容的影响最小化，(2) 自对准的源极接触，以减少或消除形成接触中的对准问题，并由此使寄生电容最小化，以及 (3)在二元iii-v族化合物衬底上的具有三元iii-v族化合物的渐变掺杂区上的外延再生长栅极层。
[0012]
所述三元iii-v族化合物栅极层和所述二元iii-v族化合物衬底的晶格常数与感应应力之间的差异产生了极化电荷，这使得在与栅极层的界面处产生二维电子气体(2deg)。所述 2deg使电流能够首先基本上沿着栅极层的横向底部表面在水平方向上流动，然后沿着垂直方向通过漂移区，从而减小了器件中的扩散电阻并且减小了器件的特定导通电阻。通过控制渐变掺杂区中的蚀刻深度，可以将漏极-源极导通电阻、阈值电压、电场以及漏极-源极泄漏电流保持在期望的范围之内。另外，一些实施例包括用于混合的p-i-n/肖特基(mps)二极管和垂直型mosfet的应用。特别地，使用外延再生长的三元iii-v族化合物作为mps二极管中的p型区，可以降低二极管的导通电压。对于垂直mosfet，渐变掺杂区着陆区域具有与垂直型jfet类似的优点，并且所述自对准源极接触也可以应用于垂直型mosfet结构。本发明的这些和其它实施例及其许多优点和特征将结合下面的内容和附图进行更详细的描述。
附图说明
[0013]
以下附图形成了本发明的一部分，这些附图描述了本发明的示例性实施例。这些附图将与说明书一起来解释本发明的原理。
[0014]
图1是根据本发明实施例的垂直型基于鳍片的场效应晶体管(fet)器件的截面图。
[0015]
图2是根据本发明实施例的垂直型基于鳍片的fet器件的简化截面图，该fet器件图示了从沿着二维电子气体(2deg)的横向方向到朝向衬底的垂直方向的电流。
[0016]
图3是根据本发明实施例的制造垂直型基于鳍片的fet器件的方法的简化流程图。
[0017]
图4a至图4d是根据本发明实施例的示出了制造垂直型基于鳍片的fet器件的方法的中间阶段的截面图。
[0018]
图5a至图5e是根据本发明的第一实施例的示出了制造垂直型基于鳍片的fet器件的方法的中间阶段的截面图。
[0019]
图6a至图6d是根据本发明的第二实施例的示出了制造垂直型基于鳍片的fet器件
的方法的中间阶段的截面图。
[0020]
图7a至图7h是可以应用于本发明的第一实施例和第二实施例的示出了制造垂直型基于鳍片的fet器件的方法的中间阶段的截面图。
[0021]
图8a是具有0.2μm鳍片厚度的垂直型基于鳍片的fet器件的模拟结构。
[0022]
图8b是图示了垂直型基于鳍片的fet器件的阈值电压(v)随蚀刻偏移量(μm)变化的曲线图。
[0023]
图8c是图示了垂直型基于鳍片的fet器件的电场e(mv/cm)随蚀刻偏移量(μm)变化的曲线图。
[0024]
图8d是图示了垂直型基于鳍片的fet器件的沟道泄漏(a)随蚀刻偏移量(μm)变化的曲线图。
[0025]
图9a是图示了对于正常蚀刻的电流密度的曲线图。图9b是图示了对于0.1μm过度蚀刻的电流密度的曲线图。图9c是图示了对于0.2μm过度蚀刻的电流密度的曲线图。
[0026]
图10a是图示了对于正常蚀刻的栅极拐角处的电场的曲线图。图10b是图示了对于0.1μm 欠蚀刻的栅极拐角处的电场的曲线图。图10c是示出了对于0.2μm欠蚀刻的电流密度的曲线图。高场区(由图10b和图10c中的椭圆形表示)靠近具有鳍片的栅极拐角。
[0027]
图11是图示了对于0.2μm渐变的外延层的导通电阻ron随蚀刻变化(μm)而变化的曲线图。
[0028]
图12是图示了对于0.2μm渐变的外延层的阈值电压vt(v)随蚀刻变化(μm)而变化的曲线图。
[0029]
图13是图示了对于0.2μm渐变的外延层的最大电场(mv/cm)随蚀刻变化(μm)而变化的曲线图。
[0030]
图14是图示了对于0.2μm渐变的外延层的处于1200v的高电压漏极泄漏电流idss(a) 随蚀刻变化(μm)而变化的曲线图。
[0031]
图15是示出了对于0.3μm渐变的外延层的导通电阻ron(mω)随蚀刻变化(μm)而变化的曲线图。
[0032]
图16是图示了对于0.3μm渐变的外延层的阈值电压vt(v)随蚀刻变化(μm)而变化曲线图。
[0033]
图17是图示了对于0.3μm渐变的外延层的电场(mv/cm)随蚀刻变化(μm)而变化的曲线图。
[0034]
图18是图示了对于0.3μm渐变的外延层的处于1200v的高电压漏极泄漏电流idss(a) 随蚀刻变化(μm)而变化的曲线图。
[0035]
图19a是图示了预测在c平面in
0.15
ga
0.85
n/gan界面处产生的电流密度上的不存在极化电荷的效果的图。
[0036]
图19b是图示了根据本发明的一些实施例的预测在c平面in
0.15
ga
0.85
n/gan界面处产生的极化电荷的效果的图。
[0037]
图20a是图示了预测在c平面in
0.15
ga
0.85
n栅极层与gan漂移层之间的界面处产生的电场的效果的图。
[0038]
图20b是图示了根据本发明的一些实施例的预测在c平面in
0.15
ga
0.85
n/gan界面处产生的电场的效果的图。该图示出了在关闭状态下由于极化而形成相对高的电场。
[0039]
图20c是图示了不存在极化以及存在极化的电场的关闭状态幅度的曲线图。
[0040]
图21a和图21b是图示了在150℃下的通过基线fet的沟道的电流密度与通过非极性 fet的沟道的电流密度对比的曲线图。
具体实施方式
[0041]
下文将参考附图来更全面地描述本发明的实施例。然而，本发明可以以许多不同的形式来实施，而并不应被解释为仅限于本文所述的实施例。相反，提供这些实施例使得本发明将是相近且完整的，并且将本发明的范围完全传达给本领域的技术人员。有些特征可能并不是按比例绘制的，为了清楚起见，一些细节可能相对于其它元件被夸大。相同的数字始终表示相同的元件。
[0042]
应当理解的是，当例如层、区或衬底的元件被称为“在另一元件上”或“延伸到另一元件上”时，该元件可以是直接地在另一元件上或直接地延伸至另一元件上，或者也可以存在有中间元件。相反，当元件被称为“直接地在另一个元件上”或“直接地延伸到另一元件上”时，则不存在中间元件。还应当理解的是，当一个元件被称为“连接”或“耦合”到另一元件时，该元件可以是直接地连接或耦合到另一元件，或者可以存在有中间元件。相反，当元件被称为“直接地连接”或“直接地耦合”到另一元件时，则不存在中间元件。
[0043]
在本文所使用的诸如“在
…
之下”、“在
…
之上”、“上部”、“下部”、“水平”、“横向”、或“垂直”的相关术语可用于描述一个元件、层或区与另一个元件、层或区之间的关系，如图所示。应当理解的是，除了图中所描绘的器件的方向以外，这些术语还旨在包括器件的不同方向。
[0044]
本文所使用的术语仅出于描述特定实施例的目的，而并不旨在限制本发明。如本文所使用的，单数形式“一个”、“一种”和“所述”也旨在包括复数形式，除非上下文另有清楚地说明。将进一步理解的是，术语“包括”、“包含”在本文中使用时特指存在有所陈述的特征、数字、步骤、操作、元件和/或部件，而并不排除存在有或额外的一个或多个其它特征、数字、步骤、操作、元件和/或部件。
[0045]
这里参考作为本发明的理想化的实施例(和中间结构)的示意性图示的截面图示来描述本发明的实施例。为了清楚起见，附图中的层和区的厚度可以相对于其它层和区域被放大。另外，作为例如制造技术和/或公差的结果，图示中的形状的变化是可以预期的。因此，本发明的实施例不应被解释为限于本文所图示的特定区域形状，而应当包括例如由制造所导致的形状偏差。例如，图示为矩形的注入区通常在其边缘处具有圆角或弯曲的特征和/或具有注入浓度的梯度，而不是从注入区到非注入区的离散变化。类似的，通过注入所形成的掩埋区可以导致在该掩埋区与表面(通过该表面进行注入)之间的区中的一些注入。因此，图中所图示的区在本质上是示意性的，并且它们的形状并不旨在图示器件区的实际形状，也不是旨在限制本发明的范围。
[0046]
现在将参考附图在下文中更全面地描述本发明的实施例，在这些附图中示出了本发明的实施例。然而，本发明可以以许多不同的形式来实施，而不应被解释为限于本文所述的实施例。相反，提供这些实施例使得本发明将是相近且完整的，并且将本发明的范围完全传达给本领域的技术人员。
[0047]
对于相关领域的普通技术人员已知的技术、方法和设备将不进行详细的讨论，但
是在应用这些技术、方法和设备的情况下，这些技术，方法和设备应该被认为是本说明书的一部分。此外，类似的附图标记和字母用于指代以下附图中的类似项，并且一旦在其中一个附图中定义了一项，则不需要在随后的附图中对该项进行进一步的解释。
[0048]
本发明的实施例涉及垂直型基于鳍片的场效应晶体管(fet)器件。更具体地，本发明涉及这样的垂直型基于鳍片的fet器件，其对于给定阈值电压具有改进的泄漏电流、最大电场和导通电阻。仅通过示例的方式，本发明涉及具有在掺杂的漂移区中的渐变掺杂区域，以及与所述渐变掺杂区域直接接触的外延栅极层的再生长的方法和垂直型晶体管器件。通过在所述渐变掺杂区域上具有外延再生长的栅极层，可以获得许多优点，例如改善的导通电阻、最大电场、沿着栅极层的底部界面层的横向方向比朝向衬底通过漂移层的垂直方向优先流动的电流。
[0049]
图1是根据本发明实施例的垂直型基于鳍片的场效应晶体管器件100的截面图。术语“fet”、“鳍片式fet”和“垂直型基于鳍片的fet”在本文中可以互换使用。参考图1， fet器件100可以包括半导体衬底101、漂移层102和多个鳍片103，漂移层102包括在半导体衬底101上的均匀的掺杂区102a以及在均匀的掺杂区102a上的渐变掺杂区102b，所述多个鳍片103从渐变掺杂区102b突出。在一个实施例中，每个鳍片103可以包括：设置在该鳍片的上部部分中的重度掺杂层104、以及设置在重度掺杂层104上的耐火金属、耐火金属化合物或耐火金属合金层(例如，tin层)105。fet器件100还可以包括：在金属层(tin) 105上的源极接触结构106。源极接触结构106可以包括：在金属层(tin)105上的钛(ti) 层106a、在钛(ti)层106a上的铝(al)层106b、以及在铝(al)层106b上的阻挡金属层 (例如，钼(mo)、钛(ti)、钽(ta)或类似物)106c。
[0050]
fet器件100还可以包括：具有与渐变掺杂区102b直接接触的底部部分的栅极层110、设置在栅极层110上并且围绕鳍片103的电介质(例如二氧化硅或氮化硅)层111、设置在栅极层110上的栅极接触结构112、设置在电介质层111和栅极接触结构112上的第一层间电介质层113、以及设置在第一层间电介质层113上的第二层间电介质层114。在一个实施例中，栅极接触结构112可以包括：设置在栅极层110上的镍(ni)层112a、设置在镍(ni) 层112a上的第一金(au)层112b、设置在第一金(au)层112b上的阻挡金属(例如，钼(mo)、钛(ti)、钽(ta)或类似物)层112c、以及设置在阻挡层112c上的第二金(au)层112d。
[0051]
fet器件100还可以包括：延伸穿过第一层间电介质层113和第二层间电介质层114并且与源极接触结构106接触的第一过孔接触115、延伸穿过第一层间电介质层113和第二层间电介质层114并且与栅极接触结构112接触的第二过孔接触116、以及在半导体衬底101 的底部表面上的漏极金属接触117。如本文所使用的，术语“漂移层”和“漂移区”可以互换使用，术语“掺杂层”和“掺杂区”可以互换使用，术语“渐变掺杂区”和“渐变掺杂层”可以互换使用。
[0052]
在一些实施例中，半导体衬底101可以包括n+掺杂的iii族氮化物材料，鳍片103可以包括具有第一掺杂剂浓度的n掺杂的iii族氮化物材料，漂移区102的均匀的掺杂区102a可以包括具有比第一掺杂剂浓度低的第二掺杂剂浓度的n掺杂的iii族氮化物材料，并且渐变掺杂区102b具有从第二掺杂剂浓度增加(例如线性地增加)到第一掺杂剂浓度的第三掺杂剂浓度。
[0053]
在一个实施例中，所述第一掺杂剂浓度为约7.5
×
10
16
原子/cm3，所述第二掺杂剂
浓度为约1
×
10
16
原子/cm3。
[0054]
在一个实施例中，所述漂移区具有约12μm(微米)的厚度，所述渐变掺杂区具有约0.3 μm的厚度，所述半导体鳍片具有在约0.7μm至约0.8μm的范围内的高度以及约0.2μm的宽度。
[0055]
在一个实施例中，栅极层110可以包括in
x
ga
1-x
n层，其中0<x<1，即x在0至1之间并且不等于0或1。在一个实施例中，栅极层110被设置在两个相邻鳍片之间的凹陷区中，并且具有与渐变掺杂区域102b接触的部分110a。栅极层的部分110a的深度(或厚度)将影响fet器件的阈值电压、电导、最大电场。下面将更详细地描述嵌入到渐变掺杂区中的部分 110a的深度(或厚度)的影响。
[0056]
在一个实施例中，fet器件100可以包括：可以包括有n+gan材料层的衬底101、设置在衬底底部表面处的漏极金属层117、具有设置在衬底101上的均匀的掺杂区102a以及设置在均匀的掺杂区上的渐变掺杂区102b的n-gan漂移层102、以及设置在渐变掺杂区上并且包括有用于形成多个鳍片103的凹陷区的外延gan层。所述fet器件还可以包括：填充所述凹陷区的p型gan栅极层。渐变掺杂区102b可以用作着陆台(landing pad)，以确保栅极层110的充分接触。在一个实施例中，所述栅极层可以包括三元化合物半导体层(例如， in
x
ga
1-x
n层，其中0<x<1)。在一个实施例中，栅极层110的部分110a可以具有延伸到渐变掺杂区102b中的约0.1μm(+/-0.1μm)的深度(或厚度)。每个鳍片可以具有约0.2μm 的宽度并且以约2.0μm的间隔彼此间隔开，即，两个相邻鳍片之间的凹陷区或者填充所述凹陷区的栅极层具有约2.0μm的横向宽度。所述fet器件还可以包括：形成在栅极层110与渐变掺杂区102b之间的界面中的二维电子气体(2deg)层120。栅极层110的表面面积大，使得电流在沿衬底方向上垂直向漏极金属层117流动之前沿2deg层120横向地流动，从而提高了fet器件的电导(降低了导通电阻)。换句话说，沟道fet器件具有两个部分：第一部分是控制电流流过2deg层的横向沟道，其有效地将电流分布在漂移区中，第二部分是垂直沟道，其承载朝向衬底101和漏极金属层117垂直地通过漂移区的电流。
[0057]
在一个实施例中，每个鳍片可以包括：由tin制成的金属层105、以及多层源极金属结构(例如ti/al或ti/tin/al的堆堆叠，其中ti与金属层105接触。fet器件还可以包括绝缘层111，例如，栅极层110上的二氧化硅或氮化硅层，该绝缘层还可以被称作电介质层。绝缘层111包括开口，在该开口处形成有与栅极层110接触的栅极接触结构(栅电极)112。栅极接触结构(栅电极)112具有多层金属结构，例如pd(钯)/pt(铂)/au(金)，其中pd 与栅极层110接触，或者ni(镍)和au，其中ni被沉积为与栅极层110接触。其它实施例可以包括本领域技术人员已知的其它栅电极金属结构。
[0058]
在一个实施例中，每个鳍片可以包括上部分和下部分，所述上部分具有彼此平行并且基本上垂直于衬底表面的侧壁，所述下部分具有彼此不平行并且与衬底表面形成不同于90度角的侧壁。所述平行的侧壁可以定义非极性平面，例如m平面。
[0059]
在一个实施例中，所述2deg层是由c平面中的栅极层和漂移区之间的极化所引起的，并且垂直流过漂移区的电流是沿着m平面的。
[0060]
图2是根据本发明实施例的垂直型fet器件20的简化截面图，该图示了从沿着2deg 的横向方向到朝向衬底的垂直方向的电流。参考图2，垂直型fet器件20可以包括：衬底 201、覆盖衬底201的漂移层202、从漂移层202的表面突出的多个鳍片203、漂移层202上的并
且围绕鳍片的栅极层210。fet器件20还可以包括：栅极层210上的栅电极212、以及栅极层210上的并且围绕鳍片203和栅电极212的电介质层(例如，二氧化硅)211。fet器件20还可以包括：二维电子气体220，其中栅极层220沿着极性平面方向与漂移层202接触。 fet器件20还可以包括：耦合到鳍片203的源极电极206。当没有电势施加到栅电极212时， fet器件20处于关闭状态。
[0061]
当向栅电极212施加电势时，与漏电极电连通的连续的二维电子气体(2deg)220被调制。源极电流231在栅极层210下方横向流动并且垂直地流入漏电极217。在一个实施例中，每个鳍片具有约0.2μm的宽度并且鳍片以约2.0μm的距离间隔开。在栅极层与漂移区的渐变掺杂区之间的界面中形成由极化所引起的2deg 220，从而在漂移区中分布电流，以提高fet 器件的电导。
[0062]
本发明的实施例还提供了制造垂直型fet器件的方法。图3是根据本发明实施例的制造具有再生长栅极层的垂直型fet器件的方法300的简化流程图。参考图3，提供iii族氮化物衬底(310)。在一个实施例中，所述iii族氮化物衬底是电阻率在约0.020ohm-cm(欧姆
-ꢀ
厘米)范围内的n+gan衬底。在一个实施例中，所述n+gan衬底的电阻率可以是从约0.001 ohm-cm到约0.018ohm-cm，优选地小于0.016ohm-cm，并且更优选地小于0.012ohm-cm。方法300还包括：形成第一iii族氮化物外延层，例如，形成12μm厚的第一iii族氮化物外延层(例如，沉积在iii族氮化物衬底上的n-gan外延层)(312)。所述第一iii族氮化物外延层以950℃至1100℃的温度外延生长在所述iii族氮化物衬底上，并且由第一掺杂剂浓度来表征，例如具有约1
×
10
16
原子/cm3的掺杂剂浓度的n型掺杂的浓度。在一些实施例中，所述第一iii族氮化物外延层是漂移层，该漂移层包括：在iii族氮化物衬底上的均匀的掺杂区(层)以及在所述均匀的掺杂区上的渐变掺杂区(层)。在一个实施例中，所述均匀的掺杂区具有约12μm的厚度，并且所述渐变掺杂区具有约0.3微米的厚度。在一个实施例中，衬底310的表面以一定角度偏离c平面，以便于用于漂移层的高电压操作的高质量外延生长。
[0063]
方法300还包括：在所述第一iii族氮化物外延层上形成第二iii族氮化物外延层(314)。在一个实施例中，所述第二iii族氮化物外延层以约0.7μm的厚度外延生长在所述第一iii族氮化物外延层上，并且由第二掺杂剂浓度(例如n型掺杂的)表征。在一些实施例中，所述第二掺杂剂浓度高于所述第一掺杂剂浓度。在一个实施例中，所述第二掺杂剂浓度为约1.3
×ꢀ
10
17
原子/cm3。方法300还包括：在所述第二iii族氮化物外延层上形成金属层并且在所述金属层上形成图案化的硬掩模层(316)，以及利用作为掩模的所述图案化的硬掩模层来图案化所述金属层。方法300还包括：通过蚀刻工艺过程(例如，反应离子蚀刻(rie)工艺过程) 利用所述图案化的硬掩模层在所述第二iii族氮化物外延层中形成凹陷区(318)。方法300 还包括：在所述凹陷区中再生长第三iii族氮化物外延层(320)。所述再生长的iii族氮化物外延层可以形成栅极层。在一个实施例中，所述再生长的iii族氮化物外延层具有与第一和第二iii族氮化物外延层的导电类型相反的导电类型。
[0064]
方法300还包括：在所述再生长的iii族氮化物外延层上和所述图案化的硬掩模层上形成第一电介质层，并且在所述第一电介质层上形成第二电介质层(322)。方法300还包括：移除所述第二电介质层的一部分，以在所述鳍片的上部分的相对侧上的所述第一电介质层的侧壁上形成间隔部(324)。方法300还包括：移除所述第一电介质层的一部分以暴露所述再生长的iii族氮化物外延层的表面部分，而在所述鳍片的相对侧上保留所述第一电
介质层的一部分(326)。方法300还包括：移除所述隔离和所述硬掩模层，而暴露所述金属层的表面并且在所述鳍片的相对侧上保留所述第一电介质层的一部分(328)。
[0065]
方法300还包括：在所述再生长的外延iii族氮化物层的暴露的表面部分上形成源极掩模层(330)。方法300还包括：在所述金属层的所述表面上形成源极接触结构并且移除所述源极掩模层(332)。方法300还包括：形成覆盖所述源极接触结构的栅极掩模层，而暴露所述再生长的iii族氮化物外延层的表面部分，在所述再生长的iii族氮化物外延层的所述暴露的表面部分上形成栅极接触结构，以及移除所述栅极掩模层(334)。方法300还包括：形成覆盖所述源极接触结构和所述栅极接触结构的层间电介质层、在层间电介质层上形成图案化的掩模层、蚀刻所述层间电介质层以形成延伸到所述源极接触结构的通孔、以及利用导电材料填充所述通孔以形成过孔(336)。应注意的是，可以同时形成到栅极接触结构的通孔和过孔以及到源极接触结构的通孔和过孔。
[0066]
应理解的是，根据本发明实施例，图3中所图示的特定步骤提供了制造具有再生长栅极层的垂直型fet器件的特定方法。根据可替代的实施例，也可以其它顺序来执行这些步骤。例如，本发明的可替代的实施例可以以不同的顺序来执行上面列出的步骤。此外，图3所图示的单独的步骤可以包括多个子步骤，这些子步骤可以根据单独的步骤以不同的顺序来执行。此外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
[0067]
再次参考图3并参考图4a至图4d，其描述了根据本发明的一些实施例的制造垂直型fet 器件的方法。参考图4a，提供n+掺杂的iii族氮化物衬底401(方框310)。第一n-掺杂的半导体(漂移)层402半导体层402以950℃至1200℃的温度，优选地以1000℃至1150℃的温度，更优选地以约1100℃外延生长在衬底401上(方框312)，第二n掺杂的半导体层403 以950℃至1200℃的温度，优选地以1000℃至1150℃的温度，更优选地以约1100℃的温度外延生长在第一半导体层402上(方框314)。参考图4b，在第二半导体层403上形成金属层405，并且在金属层405上形成图案化的硬掩模层406(方框316)。在一个实施例中，硬掩模层可以包括si3n4，并且通过pecvd以大约300℃形成约400nm(纳米)的厚度。在一个实施例中，可以利用基于氟(f-based)的化学过程的rie来形成图案化的硬掩模层406。在一个实施例中，省略了金属层405。
[0068]
在一个实施例中，利用掺杂剂浓度在约5
×
10
17
原子/cm3到约1
×
10
19
原子/cm3的范围内的且小于0.020ohm-cm的电阻率的n-型掺杂剂来重度掺杂n+掺杂的iii族氮化物衬底401。在一个实施例中，所述n+掺杂的iii族氮化物衬底的电阻率可以是约0.001ohm-cm到0.018 ohm-cm，优选地小于0.016ohm-cm，并且更优选地小于0.012ohm-cm。第一半导体层402是具有约12μm的厚度并且具有约1
×
10
16
原子/cm3范围内的掺杂剂浓度的漂移层。第二半导体层403是具有均匀的掺杂区的鳍片导电层，所述均匀的掺杂区具有约1.3
×
10
17
原子/cm3的 n型掺杂剂和约12μm的厚度。具有约0.3μm厚度的渐变掺杂区4023被设置在第一半导体层与第二半导体层之间，并且具有从约1
×
10
16
原子/cm3增加(例如线性地增加)到1.3
×
10
17
原子/cm3的掺杂剂浓度，即，从第一半导体层到第二半导体层线性增加的掺杂剂浓度。金属层405可以包括tin，并且硬掩模层406可以包括氮化硅。在一个实施例中，重度n+掺杂的层404可以存在于第二半导体层403与金属层405之间，以改善第二半导体层与金属层之间的接触电阻。为了清楚起见，在下面的附图和图示中，省略了渐变掺杂区4023和重度n+掺
杂的层404。
[0069]
参考图4c，利用作为掩模的图案化的硬掩模406作为来执行蚀刻工艺过程，以形成多个鳍片403
’
和图案化的金属接触405
’
(方框318)。在一些实施例中，每个鳍片具有约0.2μm 的宽度、在约0.7μm到0.8μm的范围内的高度，并且鳍片以约2μm的间隔彼此间隔开，即，鳍片间距为约2μm。为了具有均匀的鳍片高度，利用对蚀刻工艺过程的深度具有良好的可控性。根据本发明，蚀刻工艺过程可以包括利用rie的氯基(cl-based)化学过程，并且执行该蚀刻工艺过程以移除第二半导体层403的一部分，从而形成凹陷区408。在一个实施例中，在移除约0.1μm的渐变掺杂区4023时，可以停止所述蚀刻工艺过程。如在下面进行进一步的详细描述的，使用渐变掺杂区来减轻蚀刻工艺过程变化或公差的电效应是至关重要的。
[0070]
应注意的是，在蚀刻工艺过程之后，所述鳍片的底部部分可以具有与图4c所示的形状不同的形状。这里参考作为本发明的理想化的实施例(和中间结构)的示意性图示的截面图示来描述本发明的实施例。为了清楚起见，附图中的层和区的厚度可能被放大。另外，作为例如制造技术和/或公差的结果，图示中的形状的变化是可以预期的。因此，本发明的实施例不应被解释为限于本文所图示的特定区域形状，而应当包括例如由制造所导致的形状偏差。在以下附图中，鳍片的底部部分被示出为与渐变掺杂区的表面呈90度的角，即，鳍片被示出为具有截面上的矩形形状。可以理解的是，所述鳍片的底部部分可以具有圆角或弯曲的特征。因此，图中所图示的区在本质上是示意性的，并且它们的形状并不旨在图示器件区的实际形状，也不是旨在限制本发明的范围。
[0071]
在一个实施例中，在形成沟槽之后，使用约25％重量百分比的tmah溶液以约85℃的温度来执行清洗工艺过程，并且持续约30分钟。在另一实施例中，在使用tmah溶液来执行清洗之前，也可以例如使用容积比为2:1的h2so4:h2o的piranha清洗来执行2分钟的预清洗。
[0072]
参考图4d，在清洗之后，在凹陷区408中外延生长第三半导体层407(方框320)。在一个实施例中，第三半导体层407可以包括p型gan层，该gan层以约950℃的温度在沟槽中非共形地生长到与图案化的金属接触405
’
(或硬掩模406(如果省略图案化的金属接触 405
’
))的底部基本上平坦的厚度。在一个实施例中，第三半导体层407的厚度约为840nm。 p型gan层可以掺杂有掺杂剂浓度为约1
×
10
19
原子/cm3的mg。p型gan层可以掺杂有掺杂剂浓度为约1
×
10
19
原子/cm3的mg(镁)。此后，执行热退火(例如，以850℃在n2中快速热退火5分钟)，以激活mg掺杂剂原子。然后以大于10％重量百分比的量激活p型gan层中的mg原子。在一个实施例中，重度n+掺杂的层(如图4b所示)可以存在于鳍片403
’
与图案化的金属接触405
’
之间，以改善第二半导体层与金属层之间的接触电阻。
[0073]
在第一实施例中，参考图5a，可以在第三半导体层407上执行平坦化工艺过程。在一个实施例中，所述平坦化工艺过程包括通过蚀刻来移除第三半导体层407的上部分。在一个实施例中，所述平坦化工艺过程包括移除约0.2μm的第三半导体层407的上部分。
[0074]
此后，在第四电介质半导体层407的至少平坦化的表面上形成第一电介质层410a，并且第一电介质层410a与鳍片的侧壁、图案化的金属接触405
’
和硬掩模406基本上是共形的。在一个实施例中，第一电介质层410a具有大约100nm的厚度，并且可以包括si3n4，以及可以通过pecvd以约300℃进行沉积。在第一电介质层410a上形成第二电介质层410b。在一个实施例中，第二电介质层410b具有大约100nm的厚度，并且可以包括sio2，以及可以通过pecvd以约300℃进行沉积。在第二电介质层410b上形成第三电介质层410c。在一个实施例
中，第三电介质层410c具有大约400nm的厚度，并且可以包括si3n4，以及可以通过 pecvd以约300℃进行沉积。
[0075]
参考图5b，第三电介质层410c被回蚀刻(etched back)，以在第二电介质层410b的侧壁上形成间隔部412a。在一个实施例中，所述间隔部412a在其下部具有约300nm的宽度。
[0076]
参考图5c，使用基本上各向同性的蚀刻来蚀刻第二电介质层410b，以在平坦化区域407 上方和硬掩模406上方暴露第一电介质层410a的顶部。在一个实施例中，所述蚀刻使用湿式蚀刻剂，例如缓冲的hf。在另一实施例中，所述蚀刻使用基于氟的基等离子体蚀刻。在蚀刻之后，邻近于间隔部412a的第二电介质层410b的剩余部分被表示为410b
’
。
[0077]
参考图5d，蚀刻第三电介质层410c(间隔部412a)、第一电介质层410a和硬掩模406，以在图案化的金属接触405
’
上方暴露接触区。在一个实施例中，图案化的金属接触405
’
被省略，并且接触区是鳍片403
’
的顶部。
[0078]
参考图5e，蚀刻第二电介质层410b
’
的剩余部分，以暴露第一电介质层410a的剩余表面。
[0079]
图6a至图6d是根据本发明的第二实施例的图示了制造垂直型基于鳍片的fet器件的方法的中间阶段的截面图。在该第二实施例中，参考图6a，可以在第三半导体层407上执行平坦化处理。在一个实施例中，所述平坦化工艺过程包括通过蚀刻来移除第三半导体层407 的上部分。在一个实施例中，所述平坦化工艺过程包括移除约0.2μm的第三半导体层407的上部分。此后，在第四半导体层407的平坦化的表面上形成第一电介质层410，并且在第一电介质层410上形成第二电介质层411(方框322)。在一个实施例中，第一电介质层410可以包括sio2并且以约300℃通过pecvd进行沉积。第二电介质层411可以包括si3n4并且以约300℃通过pecvd进行沉积。
[0080]
参考图6b，第二电介质层411被回蚀刻，以在第一电介质层410的侧壁上形成具有约2000埃厚度的间隔部412(方框324)。在一个实施例中，第一电介质层410也被回蚀刻一定深度，使得第一电介质层410的上表面在硬掩模层406的厚度以内，如图6b所示。
[0081]
参考图6c，第一电介质层410被进一步地回蚀刻并暴露第四半导体层407的上表面(方框326)。在一个实施例中，第一电介质层410可以被过度蚀刻50％的量，以暴露硬掩模层 406的上表面和侧壁的一部分。
[0082]
参考图6d，移除硬掩模层406和间隔部412，而保留第一电介质层410的剩余部分(方框328)。
[0083]
图7a至图7h是可以应用于第一实施例和第二实施例的示出了制造垂直型基于鳍片的 fet的方法的中间阶段的截面图。处于说明的目的，图7a至图7h示出了对于第二实施例的应用，并且本领域技术人员能够很容易地将相同的中间阶段应用于第一实施例。参考图7a，源极掩模层415形成在第四半导体层407的暴露的上表面上，并且具有暴露第一电介质层410 的一部分和鳍片403
’
的上表面的开口415a(方框330)。源极掩模层415还具有在开口415a 上方延伸的突出部415b。在一个实施例中，源极掩模层415具有剥离(lift-off)能力并且具有0.65μm的底部cd和0.55μm的顶部cd。
[0084]
参考图7b，以约150℃的温度通过沉积在鳍片403
’
的暴露上表面上形成源极金属接触结构416(方框332)。在一个实施例中，源极金属接触结构416可以包括堆叠结构，该堆叠结构包括在鳍片403
’
的上表面上的金属层405上的第一源极金属层416a、在第一源极金
属层416a上的第二源极金属层416b、以及在第二源极金属层416b上的第三源极金属层416c。在一个实施例中，第一源极金属层416a包括具有厚度为约25nm的ti(钛)，第二源极金属层416b包括具有厚度为约100nm的al(铝)，并且第三源极金属层416c包括具有厚度为约40nm的mo(钼)。在另一实施例中，第二源极金属层416b包括tin(氮化钛)，并且第三源极金属层416c包括al。在另一实施例中，第二源极金属层416b包括tin并且第三源极金属416c被省略。在形成源极金属接触结构之后，源极掩模层415被溶解，以剥离沉积在其上的金属层，而沉积在鳍片的上表面上的金属层保持完整。在另一实施例中，在沉积源极金属接触结构416之后，以逆色调(reverse tone)涂覆掩模层415，并且蚀刻(例如，利用 rie)源极金属接触结构416，直至呈现逆色调的掩模层415。然后移除掩模层415。形成在开口415a下方的源极金属接触结构416将具有对应于开口宽度的约0.65μm的宽度。在一个实施例中，可以以850℃在n2中执行5分钟的快速热退火(rta)处理。在rta处理之后，源极金属接触结构将具有小于约10-5
ohm-cm2的电阻率。
[0085]
在一些实施例中，通过注入(例如，注入氮(n)或氩(ar))在fet器件有源区域外形成结终端边缘(junction-terminated edg，简称jte)结构，以实现器件的稳定高电压操作。
[0086]
参考图7c，在源极金属结构的暴露的上表面上形成栅极金属掩模层420，并且栅极金属掩模层420具有暴露第四半导体层407的表面部分的开口420a(方框334)。栅极金属掩模层420还具有在开口420a上方延伸的突出部420b。在一个实施例中，栅极金属掩模层420 具有剥离能力，并且具有0.9μm的底部cd和0.8μm的顶部cd。
[0087]
参考图7d，通过沉积经由开口420a在第四半导体层407的暴露表面部分上形成栅极金属接触结构421。在一个实施例中，栅极金属接触结构421可以包括堆叠结构，该堆叠结构包括在第四半导体层407的表面部分上的第一栅极金属层421a、在第一栅极金属层421a上的第二栅极金属层421b、在第二栅极金属层421b上的第三栅极金属层421c、以及在第三栅极金属层421c上的第四栅极金属层421d。在一个实施例中，第一栅极金属层421a包括ni，第二栅极金属层421b包括au，第三栅极金属层421c包括mo，并且第四栅极金属层421d包括 au。在另一实施例中，省略了栅极金属层421c和421d，并且第一栅极金属层421a包括ni，而第二栅极金属层421b包括au。在另一实施例中，省略了栅极金属层421d，并且第一栅极金属层421a包括pd，第二栅极金属层421b包括pt，而第三栅极金属层421c包括au。在形成栅极金属接触结构之后，栅极掩模层420被溶解，以剥离被沉积在栅极掩模层上的金属层，而沉积在第四半导体层407的表面部分上的金属层保持完整。
[0088]
参考图7e，移除栅极金属掩模层420(方框334)并执行热退火以提供稳定的低接触电阻。在一个实施例中，可以以500℃在o2中执行10分钟的快速热退火(rta)处理。在热处理之后，栅极金属接触结构将具有小于约10-3
ohm-cm2的特定电阻。
[0089]
参考图7f，利用等离子体增强的化学气相沉积(pecvd)工艺过程以300℃的温度来沉积覆盖了栅极金属接触结构、源极金属接触结构和第四半导体层表面的第一层间电介质层425。第一层间电介质层425是相对共形的。在一个实施例中，层425具有大约50nm的厚度并且可以包括氮化物(例如，氮化硅)。接下来，以300℃的温度利用等离子体增强的化学气相沉积(pecvd)工艺过程在第一层间电介质层425上沉积第二层间电介质层426(方框336)。第二层间电介质层426具有大约50nm的厚度并且可以包括氧化物(例如，氧化硅)。
[0090]
参考图7g，在第二层间电介质层426上方形成图案化的光刻胶层427，该光刻胶层
427 可以是平坦化的或者非平坦化的。，利用已知的光刻工艺过程来形成并图案化的光刻胶层427，以定义将要形成过孔428的位置。接下来，蚀刻第一层间电介质层425和第二层间电介质层 426直到暴露源极金属接触结构的上表面为止。在一些实施例中，到栅极金属接触结构的过孔也可以与用于源极金属接触结构的过孔428同时形成。在一个实施例中，所述过孔具有大约0.45μm的cd。
[0091]
接下来，移除图案化的光刻胶层427。参考图7h，形成填充过孔428的导电材料429，并且通过蒸发到约4μm的厚度在填充的过孔上执行焊盘金属沉积(方框336)。上述制造垂直型基于鳍片的fet的方法的优点在于：在鳍片外延层上形成金属、金属合金或金属化合物层(例如，tin)，随后形成硬掩模层。
[0092]
图8a是使用0.2μm鳍片厚度的模拟单元结构的截面图。在鳍片层底部以下的标称蚀刻深度为0.1μm(0.1μm进入渐变区域)。模拟了标称值周围+/-0.1μm的蚀刻深度变化，以及对于第二轮为0.2μm的渐变区域厚度和对于第三轮模拟为0.3μm的渐变区域厚度。
[0093]
图6是图示了垂直型基于鳍片的fet器件的阈值电压(v)随0.3μm鳍片和未渐变的外延层的蚀刻偏移量(μm)变化的曲线图。x轴上的“0”表示鳍片与漂移区之间的外延层。“0”的右侧表示过度蚀刻到鳍片层下方的漂移区中，而“0”的左侧表示欠蚀刻。y轴表示电压阈值(v)。参考图8c，过度蚀刻到鳍片层下方的漂移区中导致电压阈值的显著增加。参考附图8b和图8c，本发明人发现对于电导和阈值电压的可接受的极限为约0.1μm。
[0094]
图8c是图示了垂直型基于鳍片的fet器件的电场e(mv/cm)随0.3μm鳍片和未渐变的外延层的蚀刻偏移量(μm)变化的曲线图。x轴上的“0”表示鳍片与漂移区之间的外延层。“0”的右侧表示过度蚀刻到鳍片层下方的漂移区中，而“0”的左侧表示欠蚀刻。y轴表示电场e(mv/cm)。外延层的欠蚀刻(即，在与漂移层的界面的上方)导致最大电场e的显著增加。也就是说，击穿风险随着0.1μm或更多的欠蚀刻而增加。
[0095]
图8d是图示了垂直型基于鳍片的fet器件的沟道泄漏(a)随0.3μm鳍片和未渐变的外延层的蚀刻偏移量(μm)变化的曲线图。x轴上的“0”表示鳍片与漂移区之间的外延层。“0”的右侧表示过度蚀刻到鳍片层下方的漂移区中，而“0”的左侧表示欠蚀刻。y轴表示漏极源极泄漏电流idss(a)。参考图8d，蚀刻变化对泄漏电流没有显著影响。
[0096]
图9a至图9c是图示了对于0.3μm鳍片和未渐变的外延层的正常蚀刻，电流密度(a/cm2) 随相对于鳍片的位置变化的曲线图。鳍片位于右侧。实水平线是标称蚀刻深度，而虚黄线1001 表示鳍片/漂移区界面。x轴表示电流密度相对于鳍片的位置，单位为μm，其中“1”是鳍片的中间。y轴表示蚀刻漂移区相对于栅极层的位置，其中“0”是栅极层的上表面，而“0.8”是栅极层的标称底部位置。参考图9a，对于标称蚀刻(也是栅极层底部)，即在与漂移区的界面处的蚀刻深度为0.8μm，高电流密度在栅极层底部与鳍片底部之间的界面周围，并且阈值电压在标称范围内。图9b是图示了0.1μm过度蚀刻的电流密度的曲线图。与栅极层底部的界面为0.9μm。阈值电压为高，如带1002所示。图9c是图示了0.2μm过度蚀刻的电流密度的曲线图。如带1003所示，阈值电压更差。结果也在图6中得到证实，其示出了在0.2μm 过度蚀刻处的阈值电压的显著增加。
[0097]
图10a至图10c图示了对于不同蚀刻条件的在栅极拐角处的电场的曲线图。标称蚀刻条件由表示为“n/n-界面”的框表示。图10a是图示了对于正常蚀刻的栅极拐角处的具有标称值的电场1101的曲线图。双箭头1102示出了与栅极层的界面下方的重度掺杂区。图10b
是图示了对于0.1μm欠蚀刻的栅极拐角处的电场1103的曲线图。双箭头1104示出了重度掺杂区的一部分(由双箭头1104表示)被设置在栅极层与欠蚀刻区之间，这将在栅极拐角处引起高电场。图10c是图示了对于0.2μm欠蚀刻的的ab电场的曲线图。重度掺杂区(由双箭头 1106指示)被完全设置在欠蚀刻区中。结果也显示在图8d中。
[0098]
具有0.2μm渐变的外延层(epi)的0.2μm鳍片
[0099]
图11是图示了对于0.2μm渐变的外延层的漏极-源极导通电阻ron随蚀刻变化(μm)而变化的曲线图。“0”是鳍片与漂移区之间的0.2μm渐变的外延层的中间位置。ron随着0.1 μm过度蚀刻而显著增加。参考图11，在约0.05μm过度蚀刻处达到ron上限“usl”(规定上限)。也就是说，当蚀刻变化在+/-0.1μm的范围内时，导通电阻值将超过规定上限。
[0100]
图12是图示了对于0.2μm渐变的外延层的阈值电压vt(v)随蚀刻变化(μm)而变化的曲线图。“0”是鳍片与漂移区之间的0.2μm渐变的外延层的中间位置。与ron类似，阈值电压vt随着0.1μm过度蚀刻而显著增加。也就是说，当渐变掺杂区域被过度蚀刻时，阈值将增加到不可接受的值。参考附图11和图12，欠蚀刻确实提供了对于导通电阻和阈值电压的改进。如下面的图13和图14所示，所述欠蚀刻还提供了对于电场和泄漏电流的改进。
[0101]
图13是图示了对于0.2μm渐变的外延层的最大电场(mv/cm)随蚀刻变化(μm)而变化的曲线图。通过使标称蚀刻在渐变掺杂层中结束，0.2μm渐变的外延层确实提供了对于具有欠蚀刻的电场的改进。在第一轮的模拟中，0.1μm的欠蚀刻情况现在类似于标称情况，由于渐变掺杂层中的附加电荷，电场稍微增加。
[0102]
图14是图示了对于0.2μm渐变的外延层的处于1200v的高电压漏极泄漏电流idss(a) 随蚀刻变化(μm)而变化的曲线图。参考图14，利用渐变的外延层，高电压漏极泄漏电流idss 保持受到良好的控制。即，过度蚀刻或欠蚀刻不影响泄漏电流。
[0103]
具有0.3μm渐变的外延层的0.2μm鳍片
[0104]
发明人使用具有插入在鳍片外延层与漂移区之间的具有0.3μm厚的线性地渐变的外延层的0.2μm鳍片进行第三轮模拟。在第三轮模拟中，标称蚀刻深度保持在鳍片外延层底部下方 0.1μm处，并且结果在图16至图19中示出。
[0105]
图15是示出了对于0.3μm渐变的外延层的导通电阻ron(mω)随蚀刻变化(μm)而变化的曲线图。参考图15，导通电阻ron在+/-1μm范围内得到良好地控制。参考图15，随着0.1μm过度蚀刻导通电阻ron增加了约10％，这是可接受的，并且远小于第二组模拟中使用的0.2μm渐变的外延层(参见图11)。
[0106]
图16是图示了对于0.3μm渐变的外延层的阈值电压vt(v)随蚀刻变化(μm)而变化曲线图。参考图16，阈值电压vt在+/-1μm范围内得到良好地控制。随着0.1μm过度蚀刻阈值电压vt增加了约10％，这是可接受的，并且远小于图12中所图示的利用第二组模拟中使用的0.2μm渐变的外延层的结构的阈值电压vt。
[0107]
图17是图示了对于0.3μm渐变的外延层的电场(mv/cm)随蚀刻变化(μm)而变化的曲线图。参考图17，电场在0.3μm的渐变的区域中较高。在0.1μm的欠蚀刻条件下，电场为约3.15mv/cm(在边界线处)，即，最大电场在最小蚀刻深度处是边缘化的。边界或边缘化条件将需要一些额外的优化，或者通过标称蚀刻深度的分级或再中心化中的变化。
[0108]
图18是图示了对于0.3μm渐变的外延层的处于1200v的高电压漏极泄漏电流idss(a) 随蚀刻变化(μm)而变化的曲线图。参考图18，高电压漏极泄漏电流idss在模拟的蚀刻
范围内得到很好地控制。
[0109]
总之，本发明人已经确定，利用突出的鳍片外延层到漂移区的掺杂过渡，预期的鳍片蚀刻深度工艺过程变化将导致漏极源极导通电阻ron以及阈值电压vt和击穿电压的不可接受的变化。在鳍片外延区与漂移区之间插入作为过渡层的渐变掺杂区，显着地改善了随蚀刻工艺过程变化的参数变化。线性渐变的0.3μm过渡区域实现了对于漏极-源极导通电阻ron和 vt变化的良好控制。对于高电场，通过本发明的实施例，分级(或蚀刻深度)被优化，以将电场水平降低到约3mv/cm。
[0110]
在一个实施例中，用于fet器件的现有silvaco tcad模型被修改为在栅极区中使用 in
0.15
ga
0.85
n材料。使用材料模型和应变计算来计算in
0.15
ga
0.85
n/gan界面处的预期极化电荷。
[0111]
表1示出了对于in
0.15
ga
0.85
n/gan界面的经计算的电荷成分。
[0112][0113]
表1
[0114]
假定该极化电荷发生在c平面上，但不发生在沟道侧壁(m平面)上，遵循这些平面上的iii-n族异质界面的典型行为。
[0115]
图19a是图示了预测在c平面in
0.15
ga
0.85
n/gan界面处产生的电流密度上的不存在极化电荷的效果的图。该图示出了在不包括极化的情况下的总电流密度的2d截面。参考图19a，电流2001从鳍片与栅极区之间的沟道区流向漂移区，而并未水平地通过in
0.15
ga
0.85
n栅极区和gan漂移区之间的界面而得到充分地扩散。图19b是图示了根据本发明的一些实施例的预测在c平面in
0.15
ga
0.85
n/gan界面处产生的极化电荷的效果的图。该图示出了包括极化的情况下的总电流密度的2d截面。预期由于极化所引起的界面处的净正固定电荷吸引相等的和相反的移动电荷(2d电子气体)。在该位置处的2deg使得在向漂移层开口的沟道处产生了更大的电流扩散。参考图19b，电流2003经由二维电子气体(2deg)沿着栅极层的底部部分的横向表面水平地流动，然后在朝向衬底和漏极金属接触的方向上垂直地流动通过漂移区，其中所述二维电子气体是由c平面中的in
0.15
ga
0.85
n/gan界面的极化所引起的。与不包括极化的现有器件相比，其可以提供更小的器件尺寸和更低的成本的显著优点。
[0116]
图20a是图示了预测在c平面in
0.15
ga
0.85
n栅极层与gan漂移层之间的界面处产生的电场的效果的图。在关闭状态下，在栅极层(区)和漂移层(区)之间均匀地形成相对低的电场。图20b是图示了根据本发明的一些实施例的预测在c平面in
0.15
ga
0.85
n/gan界面处产生的电场的效果的图。该图示出了在关闭状态下由于极化而形成相对高的电场。
[0117]
图20c是图示了不存在极化2111以及存在极化2112的电场的关闭状态幅度的曲线图。参考图20c，其图示了穿过非沟道(pn结区)的垂直切割线2113。由于极化而存在的2deg 致使在关闭状态下在界面处具有高电场。
[0118]
表2示出了基线gan鳍片式fet与包括极化的in
0.15
ga
0.85
n栅极鳍片式fet的模拟电
参数对比。
[0119] 基线鳍片式fet极性ingan鳍片式feti沟道0.80.8n沟道1.30e+171.30e+17渐变的着陆是是鳍片宽度(μm)0.20.2vth(v)1.231.15idss@1200v(a)8.70e-127.10e-12最大e(mv/cm)2.924.5最大e||(mv/cm)2.42.4电导/单位沟槽(s/cm)6.55e-086.60e-0.8
[0120]
表2
[0121]
如图19a、图19b、图20a至图20c以及上表2所示，使用15％的ingan被示出为能够提供预期的益处(较低的阈值电压vth 1.15v与1.23v)，但是在关闭状态下具有增加电场的折衷(4.5mv/cm与2.92mv/cm)。其建议使用较低百分比的in，这导致较低的极化电荷，或者甚至可忽略的极化。因此，以下示出了非极性ingan鳍片式fet结构的模拟结果。
[0122]
表3示出了基线gan鳍片式fet与非极性ingan栅极鳍片式fet的模拟电参数对比。
[0123] 基线鳍片式fetingan鳍片式fet非极性i沟道0.80.8n沟道1.30e+171.30e+17渐变的着陆是是鳍片宽度(μm)0.20.2vth(v)1.231.15idss@1200v(a)8.70e-127.10e-12最大e(mv/cm)2.922.6最大e||(mv/cm)2.42.4电导/单位沟槽(s/cm)6.55e-086.60e-0.8
[0124]
表3
[0125]
参考表3，使用ingan导致了具有低电场(2.6mv/cm与2.92mv/cm)的-0.08v阈值电压偏移(1.15v与1.23v)。沟道掺杂可被重新调整以返回到基线阈值电压，从而导致结构之间非常小的电差异。ingan的优点将是较低的温度生长和更好的欧姆接触以及p型掺杂。
[0126]
图21a和图21b是示出了通过fet的沟道的电流密度的图(图21a)以及临近于fet 的沟道的栅极和漂移区的相关带状图(图21b)。在这两个图中，基线fet(曲线2411)的特性与非极性fet(曲线2412)的特性在150℃进行了比较。在图21a中，示出了通过沟道的电流密度的垂直切割线，并且图21b示出了临近于fet沟道的非沟道区域中的漂移区中的栅极下的垂直截面的带图。
[0127]
根据本发明实施例，提供了具有利用了ingan(例如，代替gan)的p型栅极区的鳍片式fet。用于p型栅极材料的ingan的应用提供了使用常规技术所不可获得的许多益处。例如，与gan相比，这里描述的一些工艺过程流利用更低的ingan生长温度，其用于保护在再生
长工艺过程期间所应用的再生长硬掩模。此外，一些实施例利用镁掺杂，其中mg掺杂剂在ingan层中较浅，使得掺杂剂在相同温度下的更高的离子化。此外，ingan的更低带隙有助于形成到p型区的欧姆接触。
[0128]
本发明的实施例考虑了极化的影响，以实现在电流扩散和高电场之间所期望的折衷，这已经得到说明。
[0129]
本文所公开的实施例在范围上不受本文所描述的具体实施例的限制。除了这里描述的实施例之外，本发明的这些实施例的各种修改对于本领域的普通技术人员从前面的描述和附图中将是明了的。此外，尽管出于特定目的已经在特定环境中所特定实现的上下文中描述了本发明的一些实施例，但是本领域的普通技术人员将认识到，其应用性并不限于此，并且本发明的实施例可以出于任意目的在任意环境中有利地实现。