具有多个阻挡图案的半导体装置的制作方法

具有多个阻挡图案的半导体装置
[0001]
相关申请的交叉引用
[0002]
本申请要求于2019年7月22日在韩国知识产权局提交的韩国专利申请no.10-2019-0088504的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
[0003]
本发明构思涉及半导体装置，更具体地，涉及包括场效应晶体管的半导体装置及其制造方法。


背景技术：

[0004]
半导体装置可包括包含金属氧化物半导体场效应晶体管(mosfet)的集成电路。随着半导体装置的尺寸逐渐减小并且半导体装置的设计规则逐渐减少，mosfet已按比例缩小。mosfet的按比例缩小可能会使半导体装置的操作特性变差。因此，已经进行了各种研究以开发具有卓越性能的半导体装置的制造方法，同时克服了由于半导体装置的高度集成而引起的限制。


技术实现要素：

[0005]
本发明构思的一些示例实施例提供了具有改进的电特性的半导体装置。
[0006]
根据本发明构思的一些示例实施例，一种半导体装置可包括：第一有源图案，其位于衬底的第一区上；一对第一源极/漏极图案，其位于第一有源图案上；第一沟道图案，其位于所述一对第一源/漏图案之间；以及栅电极，其横跨第一沟道图案延伸。栅电极可位于第一沟道图案的最上面的表面和至少一个侧壁上。栅电极可包括：第一金属图案，其包括p型功函数金属；第二金属图案，其位于第一金属图案上，所述第二金属图案包括n型功函数金属；第一阻挡图案，其位于第二金属图案上，所述第一阻挡图案包括包含钨(w)、碳(c)和氮(n)的非晶态金属层；以及第二阻挡图案，其位于第一阻挡图案上。第二阻挡图案可包括p型功函数金属。
[0007]
根据本发明构思的一些示例实施例，一种半导体装置可包括：衬底，其包括有源图案；器件隔离层，其位于有源图案的下侧壁上，有源图案的上部突出超过器件隔离层的最上面的表面；一对源极/漏极图案，其位于有源图案上；沟道图案，其位于所述一对源极/漏极图案之间；以及栅电极，其横跨沟道图案延伸。栅电极可包括：第一金属图案，其包括p型功函数金属；第二金属图案，其位于第一金属图案上，所述第二金属图案包括n型功函数金属；第一阻挡图案，其位于第二金属图案上，所述第一阻挡图案包括包含钨(w)、碳(c)和氮(n)的非晶态金属层；第二阻挡图案，其位于第一阻挡图案上，所述第二阻挡图案包括p型功函数金属；以及第三阻挡图案，其位于第二金属图案与第一阻挡图案之间。第三阻挡图案可包括p型功函数金属。
[0008]
根据本发明构思的一些示例实施例，一种半导体装置可包括：衬底，其包括在第一方向上彼此间隔开的多个有源图案；器件隔离层，其位于所述多个有源图案中的每一个的
下侧壁上，所述多个有源图案中的每一个的上部突出超过器件隔离层的最上面的表面；一对源极/漏极图案，其位于所述多个有源图案中的每一个上；沟道图案，其位于所述一对源极/漏极图案之间；栅电极，其在第一方向上横跨沟道图案延伸；以及栅极介电图案，其位于栅电极与沟道图案之间。栅极介电图案可位于所述多个有源图案中的每一个的上部上。栅电极可包括：第一金属图案，其包括p型功函数金属；第二金属图案，其位于第一金属图案上，所述第二金属图案包括n型功函数金属；第一阻挡图案，其位于第二金属图案上，所述第一阻挡图案包括包含钨(w)、碳(c)和氮(n)的非晶态金属层；以及第二阻挡图案，其位于第一阻挡图案上。第二阻挡图案可包括p型功函数金属。第一阻挡图案的厚度可落入1纳米(nm)至5nm的范围内。第二阻挡图案的厚度可落入5nm至70nm的范围内。第一阻挡图案可位于在第一方向上彼此间隔开的沟道图案中的相邻沟道图案之间。
附图说明
[0009]
图1示出了显示根据本发明构思的一些示例实施例的半导体装置的平面图。
[0010]
图2a、图2b、图2c和图2d示出了分别沿图1的线a-a
’
、线b-b
’
、线c-c
’
和线d-d
’
截取的剖视图。
[0011]
图2e示出了显示图2a的栅电极的放大剖视图。
[0012]
图3、图5、图7和图9示出了显示根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。
[0013]
图4、图6a、图8a和图10a示出了分别沿图3、图5、图7和图9的线a-a
’
截取的剖视图。
[0014]
图6b、图8b和图10b示出了分别沿图5、图7和图9的线b-b
’
截取的剖视图。
[0015]
图6c、图8c和图10c示出了分别沿图5、图7和图9的线c-c
’
截取的剖视图。
[0016]
图6d、图8d和图10d示出了分别沿图5、图7和图9的线d-d
’
截取的剖视图。
[0017]
图11、图12和图13示出了沿图9的线a-a
’
截取的剖视图，显示了形成栅极介电图案和栅电极的方法。
[0018]
图14a和图14b示出了分别沿图1的线a-a
’
和线b-b
’
截取的剖视图，显示了根据本发明构思的一些示例实施例的半导体装置。
[0019]
图14c示出了显示图14a的栅电极的放大剖视图。
[0020]
图15示出了显示根据本发明构思的一些示例实施例的半导体装置的平面图。
[0021]
图16a、图16b、图16c、图16d、图16e和图16f示出了分别沿图15的线a-a
’
、线b-b
’
、线c-c
’
、线d-d
’
、线e-e
’
和线f-f
’
截取的剖视图。
[0022]
图17、图19、图21、图23、图25和图27示出了显示根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。
[0023]
图18、图20a、图22a、图24a、图26a和图28a示出了分别沿图17、图19、图21、图23、图25和图27的线a-a
’
截取的剖视图。
[0024]
图20b、图22b、图24b、图26b和图28b示出了分别沿图19、图21、图23、图25和图27的线b-b
’
截取的剖视图。
[0025]
图24c、图26c和图28c示出了分别沿图23、图25和图27的线c-c
’
截取的剖视图。
[0026]
图29示出了显示根据本发明构思的一些示例实施例的半导体装置的芯片区的平面图。
具体实施方式
[0027]
图1示出了显示根据本发明构思的一些示例实施例的半导体装置的平面图。图2a、图2b、图2c和图2d示出了分别沿图1的线a-a
’
、线b-b
’
、线c-c
’
和线d-d
’
截取的剖视图。图2e示出了显示图2a的栅电极的放大剖视图。
[0028]
参照图1和图2a至图2e，衬底100可设为包括第一区pr和第二区nr。衬底100可为化合物半导体衬底或者包括硅(si)、锗(ge)、硅锗(sige)等的半导体衬底。例如，衬底100可为硅衬底。
[0029]
在一些实施例中，第一区pr和第二区nr可为逻辑单元区，它们中的每一个区包括构成半导体装置的逻辑电路的逻辑晶体管。例如，构成逻辑电路的逻辑晶体管可设置在衬底100的逻辑单元区上。第一区pr和第二区nr可包括逻辑晶体管中的至少一个。第一区pr可为p型金属氧化物半导体场效应晶体管(pmosfet)区域，并且第二区nr可为n型金属氧化物半导体场效应晶体管(nmosfet)区域。
[0030]
第一区pr和第二区nr可由在衬底100的上部上形成的第二沟槽tr2限定。第二沟槽tr2可位于第一区pr与第二区nr之间。第一区pr和第二区nr可横跨第二沟槽tr2在第一方向d1上彼此间隔开。第一区pr和第二区nr中的每一个可在与第一方向d1交叉的第二方向d2上延伸。
[0031]
第一有源图案ap1和第二有源图案ap2可分别设置在第一区pr和第二区nr上。第一有源图案ap1和第二有源图案ap2可在第二方向d2上延伸。第一有源图案ap1和第二有源图案ap2可为衬底100的竖直突出部分。第一沟槽tr1可限定在相邻的第一有源图案ap1之间和相邻的第二有源图案ap2之间。第一沟槽tr1(在第三方向d3上)可比第二沟槽tr2浅。
[0032]
器件隔离层st可填充第一沟槽tr1和第二沟槽tr2。器件隔离层st可包括氧化硅层。第一有源图案ap1的上部和第二有源图案ap2的上部可竖直地突出超过器件隔离层st(见图2c)。第一有源图案ap1的上部和第二有源图案ap2的上部中的每一个可具有鳍形状。器件隔离层st可不覆盖第一有源图案ap1的上部和第二有源图案ap2的上部。器件隔离层st可覆盖第一有源图案ap1的下侧壁和第二有源图案ap2的下侧壁。
[0033]
第一源极/漏极图案sd1可设置在第一有源图案ap1的上部上。第一源极/漏极图案sd1可为具有第一导电类型(例如，p型)的杂质区。第一沟道图案ch1可介于一对第一源极/漏极图案sd1之间。第二源极/漏极图案sd2可设置在第二有源图案ap2的上部上。第二源极/漏极图案sd2可为具有第二导电类型(例如，n型)的杂质区。第二沟道图案ch2可介于一对第二源极/漏极图案sd2之间。
[0034]
第一源极/漏极图案sd1和第二源极/漏极图案sd2可为通过选择性外延生长工艺形成的外延图案。第一源极/漏极图案sd1的顶表面和第二源极/漏极图案sd2的顶表面的水平可高于第一沟道图案ch1的顶表面和第二沟道图案ch2的顶表面的水平。例如，第一源极/漏极图案sd1可包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，sige)。因此，第一源极/漏极图案sd1可为第一沟道图案ch1提供压应力。例如，第二源极/漏极图案sd2可包括与衬底100的半导体元素相同的半导体元素(例如，si)。
[0035]
栅电极ge可设为在第一方向d1上延伸，同时横跨第一有源图案ap1和第二有源图案ap2走向(即，延伸)。栅电极ge可在第二方向d2上彼此间隔开。栅电极ge可与第一沟道图案ch1和第二沟道图案ch2竖直地重叠。栅电极ge中的每一个可包围第一沟道图案ch1和第
二沟道图案ch2中的每一个的顶表面和相对的侧壁(见图2c)。
[0036]
可在栅电极ge中的每一个的相对的侧壁上设置一对栅极间隔件gs。栅极间隔件gs可沿栅电极ge在第一方向d1上延伸。栅极间隔件gs的顶表面可比栅电极ge的顶表面更高。栅极间隔件gs的顶表面可与下面将讨论的第一层间介电层110的顶表面共面。栅极间隔件gs可包括碳氮化硅(sicn)、氧氮化硅碳(sicon)和氮化硅(sin)中的一种或多种。在一些实施例中，栅极间隔件gs可包括多层结构，所述多层结构包括sicn、sicon和sin中的两种或更多种。
[0037]
可在栅电极ge中的每一个上设置栅极封盖图案gp。栅极封盖图案gp可沿栅电极ge在第一方向d1上延伸。栅极封盖图案gp可包括相对于下面将讨论的第一层间介电层110和第二层间介电层120具有蚀刻选择性的材料。例如，栅极封盖图案gp可包括氧氮化硅(sion)、sicn、sicon和sin中的一种或多种。
[0038]
栅极介电图案gi可介于栅电极ge与第一有源图案ap1之间和栅电极ge与第二有源图案ap2之间。栅极介电图案gi可沿与栅极介电图案gi重叠的栅电极ge的底表面延伸。例如，栅极介电图案gi可覆盖第一沟道图案ch1的顶表面和相对的侧壁。栅极介电图案gi可覆盖第二沟道图案ch2的顶表面和相对的侧壁。栅极介电图案gi可覆盖位于栅电极ge下面的器件隔离层st的顶表面。
[0039]
在一些实施例中，栅极介电图案gi可包括介电常数大于氧化硅层的介电常数的高k介电材料。例如，高k介电材料可包括氧化铪、铪硅氧化物、铪锆氧化物、铪钽氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化锂、氧化铝、铅钪钽氧化物、铅锌铌酸盐中的一种或多种。
[0040]
在本发明构思的一些实施例中，栅极介电图案gi可包括铁电材料。包括铁电材料的栅极介电图案gi可用作负电容器。例如，当为铁电材料供应外部电压时，由于铁电材料中偶极子的迁移，可发生由从初始极化状态到不同极化状态的相变引起的负电容效应。在这种情况下，根据本发明构思的包括铁电材料的晶体管可具有增大的总电容，因此可改进亚阈值摆动特性并且可降低操作电压。
[0041]
栅极介电图案gi的铁电材料可包括掺杂(或者包含)锆(zr)、硅(si)、铝(al)和镧(la)中的一种或多种的氧化铪。因为氧化铪掺杂有特定比率的锆(zr)、硅(si)、铝(al)和镧(la)中的一种或多种，所以铁电材料的至少一部分可具有正交晶体结构。当铁电材料的至少一部分具有正交晶体结构时，可发生负电容效应。具有正交晶体结构的部分在铁电材料中可具有约10％至约50％的体积比率。
[0042]
当铁电材料包括掺杂锆的氧化铪(zrhfo)时，zr原子与zr原子和hf原子的比率(或者比率zr/(hf+zr))可落入约45at％至约55at％的范围内。当铁电材料包括掺杂硅的氧化铪(sihfo)时，si原子与si原子和hf原子的比率(或者比率si/(hf+si))可落入约4at％至约6at％的范围内。当铁电材料包括掺杂铝的氧化铪(alhfo)时，al原子与al原子和hf原子的比率(或者比率al/(hf+al))可落入约5at％至约10at％的范围内。当铁电材料包括掺杂镧的氧化铪(lahfo)时，la原子与la原子和hf原子的比率(或者比率la/(hf+la))可落入约5at％至约10at％的范围内。
[0043]
栅电极ge可包括按次序堆叠的第一金属图案wf1、第二金属图案wf2、第一阻挡图案wf3、第二阻挡图案wf4和电极图案el。
[0044]
第一金属图案wf1可设置在栅极介电图案gi上。例如，栅极介电图案gi可介于第一金属图案wf1与第一沟道图案ch1之间和第一金属图案wf1与第二沟道图案ch2之间。第一金属图案wf1可具有从约2nm至约5nm的厚度t1(见图2e)。第一金属图案wf1可具有与栅极间隔件gs相邻的上部，并且厚度t1可与第一金属图案wf1的上部在第二方向d2上的宽度相对应。
[0045]
返回参照图2a和图2b，栅极介电图案gi和第一金属图案wf1可在它们的上部处被斜切，从而被斜切的上部可低于栅电极ge的最上面的顶表面get。例如，第一金属图案wf1可具有凹陷的顶表面rst，并且凹陷的顶表面rst可低于栅电极ge的最上面的顶表面get。因此，本文所用的表述“凹陷的顶表面”是指第一金属图案wf1的最上面的表面(例如，第一金属图案wf1的竖直突出部分的顶表面)低于最上面的顶表面get。然而，在第一金属图案wf1的最上面的表面中不一定具有凹陷。相反，第一金属图案wf1的最上面的表面可为没有凹陷的平面或曲面。第一区pr上的第一金属图案wf1可比第二区nr上的第一金属图案wf1更厚。
[0046]
第一金属图案wf1可包括功函数相对较高的金属氮化物层。例如，第一金属图案wf1可包括p型功函数金属。例如，第一金属图案wf1可包括氮化钛(tin)层、氮化钽(tan)层、氧氮化钛(tion)层、钛硅氮化物(tisin)层、钛铝氮化物(tialn)层、钨碳氮化物(wcn)层或氮化钼(mon)层。
[0047]
第一区pr上的第一金属图案wf1可比第二区nr上的第一金属图案wf1更厚。因为第一区pr是pmosfet区域，所以p型功函数金属可相对较厚。因为第二区nr是nmosfet区域，所以p型功函数金属可相对较薄。
[0048]
第二金属图案wf2可设置在第一金属图案wf1上。第二金属图案wf2可覆盖第一金属图案wf1的凹陷的顶表面rst(见图2a和图2b)。第二金属图案wf2可具有从约3nm至约5nm的厚度t2(见图2e)。第二金属图案wf2可具有与栅极间隔件gs相邻的上部，并且厚度t2可与第二金属图案wf2的上部在第二方向d2上的宽度相对应。
[0049]
第二金属图案wf2可包括功函数相对较低的金属碳化物。例如，第二金属图案wf2可包括n型功函数金属。第二金属图案wf2可包括掺杂(或包含)硅和/或铝的金属碳化物。例如，第二金属图案wf2可包括掺杂铝的碳化钛(tialc)、掺杂铝的碳化钽(taalc)、掺杂铝的碳化钒(valc)、掺杂硅的碳化钛(tisic)或者掺杂硅的碳化钽(tasic)。可替换地，第二金属图案wf2可包括掺杂铝硅的碳化钛(tialsic)或者掺杂铝硅的碳化钽(taalsic)。作为另一示例，第二金属图案wf2可包括掺杂铝的钛(tial)。
[0050]
可通过控制诸如硅或铝之类的掺杂剂的浓度来调整第二金属图案wf2的功函数。例如，第一金属图案wf1中包含的杂质(例如，硅或铝)可具有从约0.1at％至约25at％的浓度。
[0051]
第一金属图案wf1和第二金属图案wf2可与第一沟道图案ch1和第二沟道图案ch2相邻。第一金属图案wf1和第二金属图案wf2可用作控制晶体管的阈值电压的功函数金属。例如，可通过控制第一金属图案wf1和第二金属图案wf2中的每一个的厚度和组成来实现期望阈值电压。
[0052]
第一阻挡图案wf3可设置在第二金属图案wf2上。第一阻挡图案wf3可共形地形成在第二金属图案wf2上。第一阻挡图案wf3的厚度t3可小于第二金属图案wf2的厚度t2。第一阻挡图案wf3的厚度t3可为约1nm至约5nm(见图2e)。第一阻挡图案wf3可具有与栅极间隔件gs相邻的上部，并且厚度t3可与第一阻挡图案wf3的上部在第二方向d2上的宽度相对应。
[0053]
返回参照图2c，第一阻挡图案wf3可介于在第一方向d1上彼此相邻的第一沟道图案ch1之间。第一阻挡图案wf3还可介于在第一方向d1上彼此相邻的第二沟道图案ch2之间。
[0054]
第一阻挡图案wf3可包括功函数相对较高的p型功函数金属。第一阻挡图案wf3可包括非晶态金属层。例如，第一阻挡图案wf3可包括钨(w)、碳(c)和氮(n)。第一阻挡图案wf3可包括非晶态钨碳氮化物(wcn)层。第一阻挡图案wf3的wcn层可为包含作为杂质的碳和氮的钨层。例如，第一阻挡图案wf3中包含的钨的原子百分比可大于第一阻挡图案wf3中包含的碳和氮中的每一种的原子百分比。
[0055]
第一阻挡图案wf3还可包括从相邻金属层向内扩散的额外金属元素。例如，除钨(w)、碳(c)和氮(n)之外，第一阻挡图案wf3还可包括钛(ti)。第一阻挡图案wf3可包括诸如钛(ti)之类的金属元素，其含量极小(例如，约5at％或更少)。
[0056]
对于另一示例，第一阻挡图案wf3可包括非晶态金属层，诸如钛铝氮化物(tialn)层、钛硅氮化物(tisin)层、钛氧氮化物(tion)层或氮化钽(tan)层。
[0057]
第二阻挡图案wf4可设置在第一阻挡图案wf3上。在图案wf1至图案wf4中，第二阻挡图案wf4可比任何其它图案更厚。第二阻挡图案wf4可具有从约5nm至约70nm的厚度t4(见图2e)。第二阻挡图案wf4可具有与栅极间隔件gs相邻的上部，并且厚度t4可与第二阻挡图案wf4的上部在第二方向d2上的宽度相对应。
[0058]
再次参照图2c，第二阻挡图案wf4可位于(例如，可完全填充)在第一方向d1上彼此相邻的第一沟道图案ch1之间的空间中。第二阻挡图案wf4可位于(例如，可完全填充)在第一方向d1上彼此相邻的第二沟道图案ch2之间的空间中。
[0059]
第二阻挡图案wf4可包括功函数相对较高的金属氮化物层。例如，第二阻挡图案wf4可包括p型功函数金属。例如，第二阻挡图案wf4可包括氮化钛(tin)层、氮化钽(tan)层或氧氮化钛(tion)层。第二阻挡图案wf4可包括与第一金属图案wf1的材料相同的材料。
[0060]
第二阻挡图案wf4可包括晶态金属氮化物层。例如，第二阻挡图案wf4可包括晶粒。第二阻挡图案wf4可包括晶粒之间的晶粒间界。
[0061]
仍然参照图2c，栅极介电图案gi和图案wf1至图案wf4可位于(例如，可填充)在第一方向d1上彼此相邻的第一沟道图案ch1之间的空间sa中。在一些实施例中，当第一沟道图案ch1之间在第一方向d1上的距离小于图2c中所示出的第一沟道图案ch1之间在第一方向d1上的距离时，第二阻挡图案wf4可不位于(例如，可不填充)所述空间sa中。
[0062]
电极图案el可设置在第二阻挡图案wf4上。电极图案el可具有比图案wf1至图案wf4的电阻更低的电阻。例如，电极图案el可包括选自铝(al)、钨(w)、钛(ti)和钽(ta)中的至少一个低电阻金属。
[0063]
第一阻挡图案wf3和第二阻挡图案wf4可抑制/防止电极图案el的金属扩散至第一金属图案wf1和第二金属图案wf2中。例如，因为第二阻挡图案wf4形成得相对较厚，所以可有效地抑制/防止电极图案el的金属扩散至第一金属图案wf1和第二金属图案wf2中。
[0064]
根据本发明构思的一些实施例，因为第一阻挡图案wf3包括非晶态wcn层，第一阻挡图案wf3可以没有晶粒间界，因此第一阻挡图案wf3可抑制/防止材料的扩散。例如，当沉积电极图案el时，氟(f)可穿过第二阻挡图案wf4的晶粒间界扩散至第二金属图案wf2中，这种扩散可导致与栅电极ge的有效功函数(ewf)的减小相关联的问题。另一方面，根据本发明构思的一些实施例的第一阻挡图案wf3可介于第二金属图案wf2与第二阻挡图案wf4之间，
因此，可抑制/防止氟(f)扩散至第二金属图案wf2中。因此，可增大栅电极的有效功函数并获得晶体管的期望阈值电压。
[0065]
可在衬底100上设置第一层间介电层110。第一层间介电层110可覆盖栅极间隔件gs以及第一源极/漏极图案sd1和第二源极/漏极图案sd2。第一层间介电层110可具有与栅极封盖图案gp的顶表面和栅极间隔件gs的顶表面实质上共面的顶表面。可在第一层间介电层110上设置覆盖栅极封盖图案gp的第二层间介电层120。例如，第一层间介电层110和第二层间介电层120可包括氧化硅层。
[0066]
可在一对栅电极ge之间设置一个或多个有源接触件ac，所述一个或多个有源接触件ac穿过第一层间介电层110和第二层间介电层120，并且与第一源极/漏极图案sd1和第二源极/漏极图案sd2电连接。有源接触件ac可包括选自例如铝、铜、钨、钼和钴的至少一种金属材料。
[0067]
有源接触件ac可为自对齐接触件。例如，栅极封盖图案gp和栅极间隔件gs可用于按照自对齐方式形成有源接触件ac。有源接触件ac可覆盖栅极间隔件gs的侧壁。有源接触件ac的一部分可覆盖栅极封盖图案gp的顶表面。
[0068]
可在有源接触件ac与第一源极/漏极图案sd1之间和有源接触件ac与第二源极/漏极图案sd2之间介入硅化物层。有源接触件ac可通过硅化物层电连接至第一源极/漏极图案sd1和第二源极/漏极图案sd2。硅化物层可包括金属硅化物，例如，硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的一种或多种。
[0069]
可在器件隔离层st上设置至少一个栅极接触件gc，所述至少一个栅极接触件gc穿过第二层间介电层120和栅极封盖图案gp，并且与栅电极ge电连接。栅极接触件gc可包括与有源接触件ac的金属材料相同的金属材料。
[0070]
可设置势垒层以覆盖有源接触件ac和栅极接触件gc中的每一个。势垒层可覆盖有源接触件ac的底表面和侧壁。势垒层可覆盖栅极接触件gc的底表面和侧壁。势垒层可包括金属层和金属氮化物层中的一种或多种。金属层可包括钛、钽、钨、镍、钴和铂中的一种或多种。金属氮化物层可包括氮化钛(tin)层、氮化钽(tan)层、氮化钨(wn)层、氮化镍(nin)层、氮化钴(con)层和氮化铂(ptn)层中的一种或多种。
[0071]
图3、图5、图7和图9示出了显示根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。图4、图6a、图8a和图10a示出了分别沿图3、图5、图7和图9的线a-a
’
截取的剖视图。图6b、图8b和图10b示出了分别沿图5、图7和图9的线b-b
’
截取的剖视图。图6c、图8c和图10c示出了分别沿图5、图7和图9的线c-c
’
截取的剖视图。图6d、图8d和图10d示出了分别沿图5、图7和图9的线d-d
’
截取的剖视图。图11、图12和图13示出了沿图9的线a-a
’
截取的剖视图，显示了形成栅极介电图案和栅电极的方法。
[0072]
参照图3和图4，可将衬底100设为包括第一区pr和第二区nr。衬底100可被图案化，以形成第一有源图案ap1和第二有源图案ap2。第一有源图案ap1可形成在第一区pr上，并且第二有源图案ap2可形成在第二区nr上。可在第一有源图案ap1之间和第二有源图案ap2之间形成第一沟槽tr1。
[0073]
衬底100可被图案化以在第一区pr与第二区nr之间形成第二沟槽tr2。第二沟槽tr2可形成得比第一沟槽tr1更深。
[0074]
可在衬底100上形成器件隔离层st，以填充第一沟槽tr1和第二沟槽tr2。器件隔离
层st可包括介电材料，诸如氧化硅层。可将器件隔离层st凹陷，直至将第一有源图案ap1和第二有源图案ap2的上部暴露出来为止。因此，第一有源图案ap1和第二有源图案ap2的上部可竖直地突出超过器件隔离层st。
[0075]
参照图5和图6a至图6d，可形成横跨第一有源图案ap1和第二有源图案ap2的牺牲图案pp。牺牲图案pp中的每一个可形成为具有在第一方向d1上延伸的线形状或条形状。例如，形成牺牲图案pp可包括：在衬底100的整个表面上形成牺牲层；在牺牲层上形成硬掩模图案ma；以及利用硬掩模图案ma作为蚀刻掩模蚀刻牺牲层。牺牲层可包括多晶硅层。
[0076]
可在牺牲图案pp中的每一个的相对的侧壁上形成一对栅极间隔件gs。栅极间隔件gs也可形成在第一有源图案ap1和第二有源图案ap2中的每一个的相对的侧壁上。第一有源图案ap1和第二有源图案ap2中的每一个的相对的侧壁可为不由器件隔离层st和牺牲图案pp覆盖的暴露部分。
[0077]
形成栅极间隔件gs可包括：在衬底100的整个暴露表面上共形地形成栅极间隔件层；以及各向异性地蚀刻栅极间隔件层。栅极间隔件层可包括sicn、sicon和sin中的一种或多种。可替换地，栅极间隔件层可为多层结构，所述多层结构包括sicn，sicon和sin中的两种或更多种。
[0078]
参照图7和图8a至图8d，第一源极/漏极图案sd1可形成在第一有源图案ap1中的每一个的上部上。一对第一源极/漏极图案sd1可形成在牺牲图案pp中的每一个的相对的侧部上。
[0079]
例如，可将硬掩模图案ma和栅极间隔件gs用作蚀刻掩模，以蚀刻第一有源图案ap1的上部，这样可导致形成第一凹陷。在第一有源图案ap1的上部被蚀刻的同时，也可从第一有源图案ap1中的每一个的相对的侧壁去除栅极间隔件gs。在第一有源图案ap1的上部被蚀刻的同时，器件隔离层st可在第一有源图案ap1之间凹陷。
[0080]
第一有源图案ap1的第一凹陷可具有用作种层的内侧壁，用于选择性外延生长工艺以形成第一源极/漏极图案sd1。第一源极/漏极图案sd1的形成可限定一对第一源极/漏极图案sd1之间的第一沟道图案ch1。例如，选择性外延生长工艺可包括化学气相沉积(cvd)工艺或者分子束外延(mbe)工艺。第一源极/漏极图案sd1可包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，sige)。第一源极/漏极图案sd1中的每一个可由多个半导体层形成。
[0081]
例如，为了形成第一源极/漏极图案sd1，在选择性外延生长工艺期间可原位植入杂质。对于另一示例，在形成第一源极/漏极图案sd1之后，可将杂质植入第一源极/漏极图案sd1中。可对第一源极/漏极图案sd1掺入杂质，以具有第一导电类型(例如，p型)。
[0082]
可在第二有源图案ap2中的每一个的上部上形成第二源极/漏极图案sd2。可在牺牲图案pp中的每一个的相对侧部上形成一对第二源极/漏极图案sd2。
[0083]
例如，可将硬掩模图案ma和栅极间隔件gs用作蚀刻掩模，以蚀刻第二有源图案ap2的上部，这样可导致形成第二凹陷。第二有源图案ap2的第二凹陷可具有用作种层的内侧壁，用于选择性外延生长工艺以形成第二源极/漏极图案sd2。第二源极/漏极图案sd2的形成可限定一对第二源极/漏极图案sd2之间的第二沟道图案ch2。例如，第二源极/漏极图案sd2可包括与衬底100的半导体元素相同的半导体元素(例如，si)。可对第二源极/漏极图案sd2掺入杂质，以具有第二导电类型(例如，n型)。
[0084]
可执行不同的工艺，以按次序形成第一源极/漏极图案sd1和第二源极/漏极图案sd2。例如，可不同时形成第一源极/漏极图案sd1和第二源极/漏极图案sd2。
[0085]
参照图9和图10a至图10d，可形成第一层间介电层110，以覆盖第一源极/漏极图案sd1和第二源极/漏极图案sd2、硬掩模图案ma和栅极间隔件gs。例如，第一层间介电层110可包括氧化硅层。
[0086]
可将第一层间介电层110平面化，直至牺牲图案pp的顶表面暴露出来为止。可利用回蚀工艺或化学机械抛光(cmp)工艺以平面化第一层间介电层110。可在平面化工艺中将硬掩模图案ma全部去除。结果，第一层间介电层110可具有与牺牲图案pp的顶表面和栅极间隔件gs的顶表面实质上共面的顶表面。
[0087]
牺牲图案pp可由栅电极ge替代。例如，可选择性地去除暴露的牺牲图案pp。牺牲图案pp的去除可形成空的空间。栅极介电图案gi、栅电极ge和栅极封盖图案gp可形成在空的空间中的每一个中。
[0088]
下面将参照图11、图12和图13详细讨论形成栅极介电图案gi和栅电极ge的方法。参照图9和图11，可将栅极介电层gil形成为部分地填充去除了牺牲图案pp的空的空间et。栅极介电层gil可包括高k介电材料。
[0089]
可在栅极介电层gil上形成第一功函数金属层wfl1，以部分地填充空的空间et。第一功函数金属层wfl1可形成得比栅极介电层gil更厚。第一功函数金属层wfl1可包括功函数相对较高的p型功函数金属。例如，第一功函数金属层wfl1可包括氮化钛(tin)层、氮化钽(tan)层、氧氮化钛(tion)层、钛硅氮化物(tisin)层、钛铝氮化物(tialn)层、钨碳氮化物(wcn)层或者氮化钼(mon)层。可在第一功函数金属层wfl1上形成填充材料fm，以填充空的空间et的下部。
[0090]
参照图9和图12，填充材料fm可用作掩模，以蚀刻第一功函数金属层wfl1和栅极介电层gil，以分别形成第一金属图案wf1和栅极介电图案gi。例如，第一功函数金属层wfl1和栅极介电层gil可被斜切，以分别形成第一金属图案wf1和栅极介电图案gi。第一金属图案wf1可具有比栅极间隔件gs的顶表面更低的凹陷的顶表面rst。
[0091]
参照图9和图13，可选择性地去除填充材料fm。可在第一金属图案wf1上按次序形成第二功函数金属层wfl2、第三功函数金属层wfl3和第四功函数金属层wfl4。
[0092]
第二功函数金属层wfl2可包括功函数相对较低的n型功函数金属。第二功函数金属层wfl2可包括掺杂(或者包含)硅和铝中的一种或多种的金属碳化物。
[0093]
第三功函数金属层wfl3可形成得比第二功函数金属层wfl2更薄。第三功函数金属层wfl3可包括功函数相对较高的p型功函数金属。第三功函数金属层wfl3可包括能够抑制/防止材料扩散的非晶态金属层。第三功函数金属层wfl3可包括非晶态钨碳氮化物(wcn)层。对于另一示例，第三功函数金属层wfl3可包括非晶态金属层，诸如钛铝氮化物(tialn)层、钛硅氮化物(tisin)层、氧氮化钛(tion)层或者氮化钽(tan)层。
[0094]
第四功函数金属层wfl4可形成得比任何其它功函数金属层更厚。第四功函数金属层wfl4可包括功函数相对较高的p型功函数金属。例如，第四功函数金属层wfl4可包括氮化钛(tin)层、氮化钽(tan)层、氧氮化钛(tion)层、钛硅氮化物(tisin)层、钛铝氮化物(tialn)层、钨碳氮化物(wcn)层或者氮化钼(mon)层。
[0095]
可在第四功函数金属层wfl4上形成电极层ell，以完全填充空的空间et。电极层
ell可包括低电阻金属，诸如钨(w)。
[0096]
在本发明构思的一些实施例中，形成电极层ell可包括：利用钨氟(wf6)气体来执行原子层沉积或化学气相沉积。wf6气体中包含的钨可沉积在第四功函数金属层wfl4上，以形成电极层ell。
[0097]
第四功函数金属层wfl4可包括晶粒。第四功函数金属层wfl4可包括晶粒之间的晶粒间界。当形成电极层ell时，wf6气体中包含的氟(f)可穿过第四功函数金属层wfl4的晶粒间界扩散至第三功函数金属层wfl3中。
[0098]
因为第三功函数金属层wfl3由非晶态金属层形成，所以第三功函数金属层wfl3可抑制/防止氟(f)扩散至第二功函数金属层wfl2中。例如，第三功函数金属层wfl3可用作使氟(f)的扩散停止的势垒层。
[0099]
总之，根据本发明构思的一些实施例，因为第三功函数金属层wfl3使氟(f)的扩散停止，所以可减小/防止第二功函数金属层wfl2劣化，并且可增大栅电极ge的有效功函数(ewf)。此外，晶体管可实现期想阈值电压。
[0100]
返回参照图9和图10a，可将第二功函数金属层wfl2、第三功函数金属层wfl3、第四功函数金属层wfl4和电极层ell平面化，以分别形成第二金属图案wf2、第一阻挡图案wf3、第二阻挡图案wf4和电极图案el。图案wf1至图案wf4以及电极图案el可构成栅电极ge。栅电极ge的上部可以凹陷，并且可在栅电极ge上形成栅极封盖图案gp。
[0101]
返回参照图1和图2a至图2d，可在第一层间介电层110上形成第二层间介电层120。第二层间介电层120可包括氧化硅层或低k氧化层。例如，低k氧化层可包括掺杂碳的氧化硅层，诸如sicoh。第二层间介电层120可通过化学气相沉积(cvd)形成。
[0102]
有源接触件ac可形成为穿过第二层间介电层120和第一层间介电层110，并且与第一源极/漏极图案sd1和第二源极/漏极图案sd2电连接。栅极封盖图案gp和栅极间隔件gs可用作掩模，以按照自对齐方式形成有源接触件ac。在器件隔离层st上，栅极接触件gc可形成为穿过第二层间介电层120和栅极封盖图案gp，并且与栅电极ge电连接。
[0103]
图14a和图14b示出了分别沿图1的线a-a
’
和线b-b
’
截取的剖视图，显示了根据本发明构思的一些示例实施例的半导体装置。图14c示出了显示图14a的栅电极的放大剖视图。在后面的示例中，可省略与以上参照图1和图2a至图2e讨论的技术特征重复的技术特征的详细描述，并且将详细讨论与以上参照图1和图2a至图2e讨论的技术特征的不同之处。
[0104]
参照图1和图14a至图14c，可在第二金属图案wf2与第一阻挡图案wf3之间介入第三阻挡图案wf5。第三阻挡图案wf5可具有小于第二金属图案wf2的厚度t2的厚度t5。第三阻挡图案wf5可包括功函数较高的p型功函数金属。第三阻挡图案wf5可包括氮化钛(tin)层、氮化钽(tan)层、氧氮化钛(tion)层、钛硅氮化物(tisin)层、钛铝氮化物(tialn)层、钨碳氮化物(wcn)层或氮化钼(mon)层。第三阻挡图案wf5可包括与第一金属图案wf1的材料相同的材料。
[0105]
当形成第二金属图案wf2时，n型功函数金属的氧化可导致与第二金属图案wf2的电阻增大相关联的问题。第三阻挡图案wf5可直接设置在第二金属图案wf2上，因此可保护/防止第二金属图案wf2被氧化。结果，栅电极ge的电阻可减小。
[0106]
第三阻挡图案wf5的厚度t5可落入从1nm至约5nm的范围内(见图14c)。第三阻挡图案wf5可具有与栅极间隔件gs相邻的上部，并且厚度t5可与第三阻挡图案wf5的上部在第二
方向d2上的宽度相对应。
[0107]
栅电极ge可省略电极图案el。因为在栅电极ge中增加了第三阻挡图案wf5，所以可能没有形成电极图案el的空间。可替换地，栅电极ge可包括电极图案el和第三阻挡图案wf5二者。第二阻挡图案wf4可以完全填充一对栅极间隔件gs之间的空间。因此，第二阻挡图案wf4的厚度t4可以变得相对较大。第二阻挡图案wf4的厚度t4可以近似于沟道长度。厚度t4可与第二阻挡图案wf4的上部在第二方向d2上的宽度相对应。
[0108]
图15示出了显示根据本发明构思的一些示例实施例的半导体装置的平面图。图16a、图16b、图16c、图16d、图16e和图16f示出了分别沿图15的线a-a
’
、线b-b
’
、线c-c
’
、线d-d
’
、线e-e
’
和线f-f
’
截取的剖视图。在下面的示例中，可省略与以上参照图1和图2a至图2e讨论的技术特征重复的技术特征的详细描述，并且将详细讨论与以上参照图1和图2a至图2e讨论的技术特征的不同之处。
[0109]
参照图15和图16a至图16f，衬底100可设置为包括第一区pr和第二区nr。第一区pr和第二区nr可为逻辑单元区，它们中的每一个包括构成半导体装置的逻辑电路的逻辑晶体管。第一区pr可为pmosfet区域，并且第二区nr可为nmosfet区域。
[0110]
形成在衬底100的上部上的沟槽tr可限定第一有源图案ap1和第二有源图案ap2。第一有源图案ap1可设置在第一区pr上。第二有源图案ap2可设置在第二区nr上。第一有源图案ap1和第二有源图案ap2中的每一个可具有在第二方向d2上延伸的线形状或条形状。
[0111]
可在衬底100上设置器件隔离层st。器件隔离层st可填充沟槽tr。器件隔离层st可具有比第一有源图案ap1和第二有源图案ap2的顶表面更低的顶表面。
[0112]
可在第一有源图案ap1中的每一个上设置第一沟道图案ch1和第一源极/漏极图案sd1。第一沟道图案ch1可介于一对第一源极/漏极图案sd1之间。第二沟道图案ch2和第二源极/漏极图案sd2可设置在第二有源图案ap2中的每一个上。第二沟道图案ch2可介于一对第二源极/漏极图案sd2之间。
[0113]
第一沟道图案ch1可包括按次序堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可在与衬底100的顶表面垂直的第三方向d3上彼此间隔开。第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可彼此竖直地重叠。第一源极/漏极图案sd1中的每一个可直接接触第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每一个的侧壁。第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可电连接一对相邻的第一源极/漏极图案sd1。
[0114]
第一沟道图案ch1的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可以具有相同的厚度或不同的厚度。第一沟道图案ch1的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可具有在第二方向d2上不同的最大长度。例如，第一长度可指第一半导体图案sp1的在第二方向d2上的最大长度。第二长度可指第二半导体图案sp2的在第二方向d2上的最大长度。第三长度可指第三半导体图案sp3的在第二方向d2上的最大长度。第一长度可大于第二长度。第三长度可大于第二长度。
[0115]
第一沟道图案ch1的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可包括硅(si)、锗(ge)和硅锗(sige)中的一种或多种。第一沟道图案ch1示为包括第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3，但是不特别限制半导体图案的
数量。例如，第一沟道图案ch1可包括至少两个半导体图案。
[0116]
第二沟道图案ch2可包括按次序堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。第二沟道图案ch2的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可具有在第二方向d2上实质上相同的长度。在第二沟道图案ch2中包括的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3的详细描述可与上面已讨论的在第一沟道图案ch1中包括的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3的详细描述实质上相同或相似。
[0117]
可将第一沟道图案ch1的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3以及第一有源图案ap1的第一凹陷rs1用作种层，第一源极/漏极图案sd1中的每一个从所述种层生长，作为外延图案。第一源极/漏极图案sd1中的每一个可填充第一有源图案ap1的第一凹陷rs1。第一凹陷rs1可限定在相邻的第一沟道图案ch1之间。第一凹陷rs1可具有水平低于第一有源图案ap1的顶表面的水平的底部。
[0118]
第一源极/漏极图案sd1在其中间部分处在第二方向d2上可具有最大宽度(见图16a)。在从第一源极/漏极图案sd1的上部靠近所述中间部分的同时，第一源极/漏极图案sd1在第二方向d2上的宽度可增大。在从所述中间部分靠近第一源极/漏极图案sd1的下部的同时，第一源极/漏极图案sd1在第二方向d2上的宽度可减小。
[0119]
第一源极/漏极图案sd1可为具有第一导电类型(例如，p型)的杂质区。第一源极/漏极图案sd1可为第一沟道图案ch1提供压应力。例如，第一源极/漏极图案sd1可包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，sige)。
[0120]
可将第二沟道图案ch2的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3以及第二有源图案ap2的第二凹陷rs2用作种层，第二源极/漏极图案sd2中的每一个从所述种层生长，作为外延图案。第二源极/漏极图案sd2中的每一个可填充第二有源图案ap2的第二凹陷rs2。第二凹陷rs2可限定在相邻的第二沟道图案ch2之间。第二凹陷rs2可具有水平低于第二有源图案ap2的顶表面的水平的底部。
[0121]
第二源极/漏极图案sd2可为具有第二导电类型(例如，n型)的杂质区。例如，第二源极/漏极图案sd2可包括与衬底100的半导体元素相同的半导体元素(例如si)。
[0122]
栅电极ge可设为在第一方向d1上延伸，同时横跨第一沟道图案ch1和第二沟道图案ch2走向(即，延伸)。栅电极ge可在第二方向d2上彼此间隔开。栅电极ge可与第一沟道图案ch1和第二沟道图案ch2竖直地重叠。一对栅极间隔件gs可设置在栅电极ge中的每一个的相对的侧壁上。可在栅电极ge上设置栅极封盖图案gp。
[0123]
栅电极ge可包括按次序堆叠的第一金属图案wf1、第二金属图案wf2、第一阻挡图案wf3、第二阻挡图案wf4和电极图案el。图案wf1至图案wf4和电极图案el的详细描述可与上面参照图1和图2a至图2e讨论的图案wf1至图案wf4和电极图案el的详细描述实质上相同。
[0124]
根据一些实施例的栅电极ge可包围第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每一个(见图16c和图16d)。例如，栅电极ge可包围第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每一个的顶表面和底表面以及相对的侧壁。在这些配置中，根据一些实施例的晶体管可为全栅极场效应晶体管(gate-all-around type field effect transistor)。
[0125]
可在栅电极ge与第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每一个之间介入栅极介电图案gi。栅极介电图案gi可包围第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每一个。栅极介电图案gi可覆盖第一有源图案ap1的上部，并且第一有源图案ap1的上部可从器件隔离层st竖直地突出。栅极介电图案gi可包括介电常数大于氧化硅层的介电常数的高k介电材料。
[0126]
可在第一沟道图案ch1的第一半导体图案sp1与第二半导体图案sp2之间限定第一空间sa1。例如，第一空间sa1可限定在第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的竖直地相邻的一对图案之间。
[0127]
第一空间sa1可填充有栅极介电图案gi、第一金属图案wf1和第二金属图案wf2。栅极介电图案gi和第一金属图案wf1可共形地填充第一空间sa1。第二金属图案wf2可完全填充第一空间sa1的未被栅极介电图案gi和第一金属图案wf1占据的其余部分。
[0128]
第一空间sa1可不填充有第一阻挡图案wf3、第二阻挡图案wf4和电极图案el。例如，在第一空间sa1中可以没有第一阻挡图案wf3、第二阻挡图案wf4和电极图案el中的任一个。
[0129]
返回参照图16c和图16d，第二金属图案wf2可不完全填充第一空间sa1。第二金属图案wf2可覆盖对应地包围第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3的第一金属图案wf1。因此，第一阻挡图案wf3可不在第一空间sa1中，而是可以仅覆盖第二金属图案wf2的表面。
[0130]
返回参照图15和图16a至图16f，可在第三半导体图案sp3上或第一沟道图案ch1的最上面的半导体图案上限定第二空间sa2。第二空间sa2可为由一对栅极间隔件gs、栅极封盖图案gp和第三半导体图案sp3包围的腔。
[0131]
第二空间sa2可填充有栅极介电图案gi、图案wf1至图案wf4和电极图案el。第二空间sa2中的栅电极ge的详细描述可与以上参照图1和图2a至图2e讨论的栅电极ge的详细描述实质上相同。
[0132]
在第一区pr上，栅极介电图案gi可接触第一源极/漏极图案sd1(见图16a)。例如，栅极介电图案gi可介于第一金属图案wf1与第一源极/漏极图案sd1之间。
[0133]
在第二区nr上，可在第二源极/漏极图案sd2与栅极介电图案gi之间介入内部间隔件is(见图16b)。内部间隔件is可介于第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的竖直地间隔的图案之间。第二区nr上的栅极介电图案gi可接触内部间隔件is。例如，第二区nr上的栅极介电图案gi可介于第一金属图案wf1与内部间隔件is之间。例如，内部间隔件is可包括氮化硅层。
[0134]
可在衬底100的整个表面上设置第一层间介电层110。第一层间介电层110可覆盖器件隔离层st、栅极间隔件gs以及第一源极/漏极图案sd1和第二源极/漏极图案sd2。第一层间介电层110可具有与栅极封盖图案gp的顶表面实质上共面的顶表面。可在第一层间介电层110上设置第二层间介电层120。例如，第一层间介电层110和第二层间介电层120可包括氧化硅层或氧氮化硅层。一个或多个有源接触件ac可设为穿过第一层间介电层110和第二层间介电层120，并且与第一源极/漏极图案sd1和第二源极/漏极图案sd2电连接。
[0135]
图17、图19、图21、图23、图25和图27示出了显示根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。图18、图20a、图22a、图24a、图26a和图28a示出了分
别沿图17、图19、图21、图23、图25和图27的线a-a
’
截取的剖视图。图20b、图22b、图24b、图26b和图28b示出了分别沿图19、图21、图23、图25和图27的线b-b
’
截取的剖视图。图24c、图26c和图28c示出了分别沿图23、图25和图27的线c-c
’
截取的剖视图。在下面的示例中，可省略与以上参照图3至图13讨论的技术特征重复的技术特征的详细描述，并且将详细解释与以上参照图3至图13讨论的技术特征的不同之处。
[0136]
参照图17和图18，牺牲层sac和半导体层sel可交替和重复地堆叠在衬底100的整个表面(例如，整个顶表面)上。示出了半导体层sel重复地堆叠三次，但是本发明构思不限于此。牺牲层sac可包括相对于半导体层sel具有蚀刻选择性的材料。在这种意义下，半导体层sel可包括在蚀刻牺牲层sac的工艺中实质上不会被蚀刻的材料。例如，牺牲层sac可包括硅锗(sige)或锗(ge)，并且半导体层sel可包括硅(si)。
[0137]
下面将主要描述衬底100的第一区pr。参照图19、图20a和图20b，可执行图案化工艺，使得牺牲层sac和半导体层sel被图案化以在衬底100的第一区pr上形成第一初级图案pap1。在图案化工艺中，可将衬底100的上部蚀刻，以形成限定第一有源图案ap1的沟槽tr。
[0138]
沟槽tr可在第二方向d2上延伸的同时限定第一有源图案ap1。沟槽tr可形成在在第一方向d1上彼此相邻的一对第一有源图案ap1之间。
[0139]
可在第一有源图案ap1上设置第一初级图案pap1。第一初级图案pap1可与第一有源图案ap1竖直地重叠。例如，第一初级图案pap1可具有与第一有源图案ap1的平面形状实质上相同的平面形状。第一初级图案pap1和第一有源图案ap1可形成为具有在第二方向d2上延伸的线形状和条形状。
[0140]
可形成器件隔离层st以填充沟槽tr。形成器件隔离层st可包括：在衬底100的整个表面上形成介电层；以及使介电层凹陷以完全暴露出第一初级图案pap1。器件隔离层st可具有比第一有源图案ap1的顶表面更低的顶表面。
[0141]
参照图21、图22a和图22b，可形成为横跨第一初级图案pap1的牺牲图案pp。牺牲图案pp可形成为具有在第一方向d1上延伸的线形状或条形状。可通过与牺牲图案pp重叠的掩模图案mp形成牺牲图案pp。可在牺牲图案pp中的每一个的相对的侧壁上形成一对栅极间隔件gs。
[0142]
参照图23和图24a至图24c，可将掩模图案mp和栅极间隔件gs用作蚀刻掩模以蚀刻第一初级图案pap1，从而形成第一沟道图案ch1。第一初级图案pap1的半导体层sel可被图案化以形成第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。第一沟道图案ch1可包括第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。
[0143]
在形成第一沟道图案ch1的同时，可蚀刻第一初级图案pap1以形成第一凹陷rs1。第一凹陷rs1可形成在一对相邻的第一沟道图案ch1之间。
[0144]
可形成第一源极/漏极图案sd1以填充第一凹陷rs1。形成第一源极/漏极图案sd1可包括：执行选择性外延生长工艺,其中第一有源图案ap1以及第一有源图案ap1上的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3用作种层。
[0145]
参照图25和图26a至图26c，可在衬底100上形成第一层间介电层110。然后，可对第一层间介电层110执行平面化工艺，直至将牺牲图案pp的顶表面暴露出来。
[0146]
可执行去除工艺以选择性地去除当执行平面化工艺时暴露出来的牺牲图案pp。牺牲图案pp的去除可在一对相邻的栅极间隔件gs之间形成空的空间。空的空间可暴露出牺牲
层sac以及第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。
[0147]
可执行去除工艺以选择性地去除暴露于空的空间的牺牲层sac。在蚀刻牺牲层sac的同时，第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可不被蚀刻而是保留。牺牲层sac的选择性去除可导致空的空间暴露出第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每一个的顶表面和底表面以及侧壁。
[0148]
空的空间可包括第一空间sa1和第二空间sa2。特别地，牺牲层sac的选择性去除可在第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的竖直地相邻的一对图案之间限定第一空间sa1。例如，可在第一半导体图案sp1和第二半导体图案sp2之间限定第一空间sa1。可在最上面的半导体图案或者第三半导体图案sp3上限定第二空间sa2。
[0149]
参照图27和图28a至图28c，可在暴露的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3上以及在第一有源图案ap1的暴露的上部上共形地形成栅极介电层gil。栅极介电层gil可部分地填充第一空间sa1和第二空间sa2中的每一个。可在栅极介电层gil上共形地形成第一功函数金属层wfl1。第一功函数金属层wfl1可部分地填充第一空间sa1和第二空间sa2中的每一个。
[0150]
可在第一功函数金属层wfl1上形成填充材料fm。填充材料fm可完全填充第一空间sa1。填充材料fm可填充第二空间sa2的下部。
[0151]
返回参照图15和图16a至图16f，填充材料fm可用作掩模以蚀刻第一功函数金属层wfl1和栅极介电层gil，从而分别形成第一金属图案wf1和栅极介电图案gi。例如，第一功函数金属层wfl1和栅极介电层gil可被斜切以分别形成第一金属图案wf1和栅极介电图案gi。然后，可选择性地去除填充材料fm。
[0152]
可在第一金属图案wf1上按次序形成第二金属图案wf2、第一阻挡图案wf3和第二阻挡图案wf4。第二金属图案wf2可完全填充第一空间sa1。因此，在第一空间sa1中可不具有第一阻挡图案wf3和第二阻挡图案wf4。可在第二阻挡图案wf4上形成电极图案el。图案wf1至图案wf4和电极图案el可构成栅电极ge。
[0153]
可在栅电极ge上形成栅极封盖图案gp。可在第一层间介电层110上形成第二层间介电层120。有源接触件ac可形成为穿过第一层间介电层110和第二层间介电层120，并且与第一源极/漏极图案sd1连接。
[0154]
图29示出了显示根据本发明构思的一些示例实施例的半导体装置的芯片区的平面图。
[0155]
参照图29，半导体装置的芯片区chr可包括多个逻辑区。例如，芯片区chr可包括第一逻辑区lg1和第二逻辑区lg2。芯片区chr可为一个半导体晶片(例如，逻辑晶片或逻辑芯片)。
[0156]
第一逻辑区lg1可包括上面参照图1和图2a至图2e讨论的晶体管。例如，可在第一逻辑区lg1上设置finfet。第二逻辑区lg2可包括上面参照图15和图16a至图16f讨论的晶体管。例如，可在第二逻辑区lg2上设置多桥沟道fet(mbcfet)。
[0157]
根据本发明构思的半导体装置可包括非晶态第一阻挡图案，所述非晶态第一阻挡图案介于包括n型功函数金属的第二金属图案与具有晶粒的第二阻挡图案之间。第一阻挡图案可使第二金属图案停止接受诸如氟的材料，因此，可减少/防止与栅电极的有效功函数的减小相关联的问题。结果，可以实现晶体管的期想阈值电压。
[0158]
尽管已经参照附图讨论了本发明构思的一些示例实施例，但是应当理解，在不脱离本发明构思的范围的情况下，可以在形式和细节上进行各种改变。因此，应当理解，上述实施例在所有方面仅是说明性的，而不是限制性的。