一种闪存单元及其制造方法与流程

本发明涉及一种闪存单元及其制造方法，属于存储技术领域。

背景技术：

nand闪存作为一种高性能的存储产品，自问世以来受到了广泛的关注。为了满足各种智能产品的使用需求，提高产能、降低成本一直是人们不断追求的目标。因此，nand闪存的有效细胞尺寸不断减小，从早期的50nm一直到15nm。然而，随着规模的缩小，也带来了许多问题。氧化层的细化降低了可靠性。此时，简单地减小单元尺寸并不能给nand闪存的发展带来好处。3dnand闪存的出现解决了这一难题，三维堆叠闪存单元不仅大大增加了存储容量，而且具有优越的可靠性。目前，三星v-nand已实现量产。三维nand闪存的发展将是未来的一个热点。通过选择更优越的结构和材料，提高3dnand闪存的性能成为当前研究的必然方向。

闪存由于采用氧化层隔离的浮栅来储存电荷，所以具有断电时数据不遗失的特点。但浮栅大多是金属导体，存在电子泄露的情况，使得电子再浮栅上的保持特性收到影响，容易造成存储数据丢失，可靠性较低。并且目前的闪存存在漏电流较高、功耗较大的问题。

技术实现要素：

本发明要解决的技术问题是提供一种闪存单元及其制造方法，采用氧化镓铟作为沟道，可以降低闪存的功耗，采用氮化硅单子势阱层提高可靠性，并且能够获得较大的存储窗口。

为了解决所述技术问题，本发明采用的技术方案是：一种闪存单元，包括栅极、覆盖在栅极上的氧化硅隔离层、覆盖在氧化硅隔离层上的电子势阱层和覆盖在电子势阱层上的隧穿层，隧穿层上设有沟道，沟道的两端为源极和漏极，所述沟道为氧化镓铟沟道，所述电子势阱层为氮化硅电子势阱层，所述隧穿层为氧化铝隧穿层。

进一步的，所述栅极为p型重掺杂硅栅极。

进一步的，源极和漏极位于沟道的两端，并且源极和漏极部分覆盖沟道的端部。

进一步的，所述沟道通过ald沉积形成，沟道的厚度为15nm。

进一步的，所述电子势阱层通过低压化学气相沉积形成，电子势阱层的厚度为7nm。

进一步的，所述隧穿层通过热ald沉积形成，隧穿层的厚度为5nm。

进一步的，所述氧化硅隔离层的厚度为5nm。

进一步的，所述栅极的厚度为500微米。

本发明还公开了一种闪存单元的制造方法，包括以下步骤：

s01）、在p型重掺杂硅片衬底上生长一层5nm厚的热氧化sio2层，所述p型重掺杂硅片即为闪存单元的栅极，所述热氧化sio2层为氧化硅隔离层；

s02）、在氧化硅隔离层上利用低压化学气相沉积一层7nm厚的氮化硅层作为电子势阱层；

s03）、在电子势阱层上利用热ald沉积一层5nm厚的氧化铝层作为隧穿层；

s04）、在氧化铝隧穿层上用ald沉积一层15nm厚的氧化镓铟作为沟道层；

s05）、为了使整个氧化镓铟层实现多个分离的闪存单元，利用正光刻胶刻蚀掉多余的氧化镓铟部分；

s06）、在每个闪存单元沟道层的两端利用负光刻胶刻蚀出源极区域和漏极区域，然后在源极区域和漏极区域利用磁控溅射沉积铝作为源极和漏极。

进一步的，p型重掺杂硅片衬底的厚度为500微米。

本发明的有益效果：本发明采用氧化镓铟作为闪存的沟道，氧化镓铟具有高电子迁移率、高稳定性和低漏电流的特性，低漏电流能够降低闪存的功耗，并且使得闪存的导通和关闭性能更加稳定。采用氮化硅作为电子势阱层，电子势阱层中的陷阱捕获电子完成写入、擦除操作，电子势阱层是一种绝缘氧化物，所捕获的电子不易丢失，增加闪存的可靠性。另外，本发明所述闪存单元具有较大的存储窗口，较大的存储窗口可以有效地隔离写入操作和擦除操作，提高闪存设备的可靠性。

附图说明

图1为实施例1所述闪存单元的结构示意图；

图2为实施例2所述制造方法的流程图；

图3为闪存单元写入与擦除特性示意图；

图中：1、氧化镓铟沟道，2、源极，3、漏极，4、氧化铝隧穿层，5、氮化硅电子势阱层，6、氧化硅隔离层，7、p型重掺杂栅极。

具体实施方式

下面结合附图和具体实施例对本发明作进一步的说明。

实施例1

本实施例公开一种闪存单元，如图1所示，包括p型重掺杂硅栅极7、覆盖在p型重掺杂硅栅极7上的氧化硅隔离层6、覆盖在氧化硅隔离层6上的氮化硅电子势阱层5以及覆盖在氮化硅电子势阱层5上的氧化铝隧穿层3，氧化铝隧穿层3上设有氧化镓铟沟道1，氧化镓铟沟道1的两端设有源极2和漏极3。

本实施例中，氮化硅电子势阱层5中有用于捕获电子的陷阱，并且设有氧化硅隔离层，氮化硅电子势阱层一种绝缘氧化物，所捕获的电子不易丢失，电子泄露问题得到缓解，闪存单元更加稳定，数据存储更加可靠。

本实施例中，所述栅极为p型重掺杂硅栅极，栅极的厚度为500微米。

本实施例中，源极和漏极位于沟道的两端，并且源极和漏极部分覆盖沟道的端部。

本实施例中，所述沟道通过ald沉积形成，沟道的厚度为15nm。

本实施例中，所述电子势阱层通过低压化学气相沉积形成，电子势阱层的厚度为7nm。

本实施例中，所述隧穿层通过热ald沉积形成，隧穿层的厚度为5nm。

本实施例中，所述氧化硅隔离层的厚度为5nm。

实施例2

本实施例公开一种闪存单元的制造方法，如图2所示，包括以下步骤：

s01）、在p型重掺杂硅片衬底上生长一层5nm厚的热氧化sio2层，所述p型重掺杂硅片即为闪存单元的栅极，所述热氧化sio2层为氧化硅隔离层；

s02）、在氧化硅隔离层上利用低压化学气相沉积一层7nm厚的氮化硅层作为电子势阱层；

s03）、在电子势阱层上利用热ald沉积一层5nm厚的氧化铝层作为隧穿层；

s04）、在氧化铝隧穿层上用ald沉积一层15nm厚的氧化镓铟作为沟道层；

s05）、为了使整个氧化镓铟层实现多个分离的闪存单元，利用正光刻胶刻蚀掉多余的氧化镓铟部分；

s06）、在每个闪存单元沟道层的两端利用负光刻胶刻蚀出源极区域和漏极区域，然后在源极区域和漏极区域利用磁控溅射沉积铝作为源极和漏极。

本实施例中，p型重掺杂硅片衬底的厚度为500微米。

图3显示了本实施例所述闪存单元写入和擦除状态下的id-vg曲线，图3共显示了3组6条曲线，其中一组是原始情况下的id-vg曲线，另外两组是在栅极施加±18v的持续时间为10ms的脉冲电压来执行写入和擦除操作的id-vg曲线，每组内的两条曲线分别是在vd为0.1v和0.3v下形成的。在写入过程中，正极脉冲电压被施加到栅极上，受电压影响的电子通过氧化铝隧穿层被氮化硅电子势阱层(ctl)捕获。当沟道被打开时，ctl中的这些电子会在沟道中产生正电荷，抵消沟道中的一些电子，从而导致阈值电压(vth)的正向偏移；在擦除操作期间，栅极连接负脉冲电压负脉冲电压，被捕获的电子返回沟道中完成擦除过程，当沟道被打开时，ctl层中抵消沟道的捕获电荷消失，阈值电压vth向负方向移动，接近原始状态；在适当的条件下，较大的存储窗口可以有效地隔离写入操作和擦除操作，提高闪存设备的可靠性。因此，计算闪存的一个重要参数是存储窗口的宽度。

从图3可以看出，igo闪存单元的存储窗口可以达到0.4v，在适当加大脉冲电压的情况下，更获得更大的存储窗口，得到更优化的结果未来，通过对电子势阱层和沟道层的改进，基于igo沟道的闪存器件将有可能获得更大的存储窗口和更好的发展前景。

以上描述的仅是本发明的基本原理和优选实施例，本领域技术人员根据本发明做出的改进和替换，属于本发明的保护范围。