一种三维存储器及其制作方法与流程

本发明涉及三维存储技术领域，具体而言，涉及一种三维存储器及其制作方法。

背景技术：

快闪存储器(flashmemory)又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因此成为非挥发性存储器的主流存储器。根据结构的不同，闪存分为非门闪存(norflashmemory)和与非门闪存(nandflashmemory)。相比norflashmemory，nandflashmemory能提供及高的单元密度，可以达到高存储密度，并且写入和擦除的速度也更快。

随着平面型存储器的发展，其存储能力已接近可实际扩展的极限。为了解决平面型存储器遇到的困难，具有以水平和垂直阵列布置的三维存储器应运而生，三维存储器通过垂直堆叠多层数据存储单元，能够在更小的空间内实现更高的存储容量。

在相关技术中，三维存储器一般包括叠层结构以及贯穿叠层结构的沟道结构和公共源极柱，公共源极柱位于叠层结构的栅线缝隙中，公共源极柱通常包括填充在栅线缝隙中的芯部和位于芯部上方的导电柱，其中芯部通常采用多晶硅形成。而且，三维存储器中叠层结构的层叠数目越多，三维存储器的存储容量也越大。目前通常采用金属钨塞形成导电柱，并且为了提高导电效率并且利用金属钨的缩应力低效一部分多晶硅的张应力，金属钨塞的高度通常与多晶硅的高度相当。但是，金属钨的缩应力会导致对与之相邻的绝缘层的拉力，尤其是在对金属钨进行cmp之后，会发现绝缘层和栅极层之间出现开裂(crack)。

技术实现要素：

本发明的主要目的在于提供一种三维存储器及其制作方法，以解决现有技术中的公共源极柱上方的金属钨导致的层间开裂的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种三维存储器，包括衬底和栅极层叠结构，栅极层叠结构设置在衬底上，栅极层叠结构中设置有存储结构、绝缘层和共源极柱，栅极层叠结构包括交替层叠设置的栅极层和栅绝缘层，存储结构和共源极柱垂直贯穿栅极层叠结构设置，栅极层叠结构和共源极柱通过绝缘层绝缘设置，该共源极柱包括由外向内依次设置的导电层和柱芯，柱芯包括沿远离衬底方向叠置的多晶硅柱和钨金属柱，钨金属柱位于栅极层叠结构的最顶层栅极层所在水平面上方。

进一步地，上述钨金属柱的高度为70～110nm。

进一步地，上述多晶硅柱的高度为8500～8600nm，优选为8560～8600nm。

进一步地，上述导电层包括钛层。

进一步地，上述导电层包括由外向内设置的钛层和氮化钛层。

进一步地，上述导电层与柱芯之间设置有应力调节层。

进一步地，上述应力调节层为钨金属层。

进一步地，上述钨金属层的厚度为

进一步地，上述栅极层和栅绝缘层在栅极层远离存储结构的一端形成容纳槽，绝缘层包括：第一绝缘部，填充在容纳槽中；第二绝缘部，与第一绝缘部一体设置且设置在共源极柱的侧面。

根据本发明的另一方面，提供了一种上述任一种的三维存储器的制作方法，该制作方法包括：提供具有堆叠结构的衬底，堆叠结构包括依次交替设置在衬底上的牺牲层和隔离层；在堆叠结构中形成垂直贯穿至衬底的存储结构；去除堆叠结构中的牺牲层并在牺牲层所在位置设置栅极层，栅极层和隔离层构成栅极层叠结构；在栅极层叠结构中设置绝缘层和共源极柱，栅极层叠结构和共源极柱通过绝缘层绝缘设置，共源极柱包括由外向内依次设置的导电层和柱芯，柱芯包括沿远离衬底方向叠置的多晶硅柱和钨金属柱，钨金属柱位于栅极层叠结构的最顶层栅极层所在水平面上方。

进一步地，上述去除堆叠结构中的牺牲层并在牺牲层所在位置设置栅极层的过程包括：在堆叠结构远离衬底的表面上设置介质层和硬掩膜层；对硬掩膜层、介质层和堆叠结构进行刻蚀，形成贯穿至衬底的通孔；刻蚀堆叠结构中的牺牲层，形成牺牲间隙；在牺牲间隙中填充导电材料；对导电材料进行回刻，形成栅极层且使远离存储结构一端的栅极层和隔离层形成容纳槽。

进一步地，上述在栅极层叠结构中设置绝缘层和共源极柱的过程包括：在容纳槽和通孔侧壁上设置介电材料以形成绝缘层；在通孔中依次形成导电层和多晶硅预备柱；对多晶硅预备柱进行回刻得到多晶硅柱；沉积金属钨并对沉积后的金属钨和硬掩膜进行化学机械抛光处理，得到钨金属柱。

进一步地，上述在通孔中形成导电层和多晶硅预备柱之间，制作方法还包括在导电层上设置应力调节层，多晶硅预备柱设置在应力调节层上。

应用本发明的技术方案，通过将钨金属柱设置于栅极层叠结构的最顶层栅极层所在水平面上方，即将现有常规的钨金属柱的高度大幅缩短，从而有效减小了钨金属柱所产生的缩应力，有效缓解了上述开裂的产生，同时可以通过在此基础上调整钨金属柱的高度，进而避免其导电性受到影响。

附图说明

构成本申请的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了根据本发明的一种实施例提供的三维存储器的剖面结构示意图；

图2示出了根据本发明的一种实施例提供的三维存储器制作时对堆叠结构进行刻蚀形成沟道通孔后的基体剖面结构示意图；

图3示出了在图2所示的沟道通孔中形成sono结构层后的基体剖面结构示意图；

图4示出了在图3所示的沟道通孔中形成存储结构后的基体剖面结构示意图；

图5示出了在图4所示的基体中形成栅极层和绝缘层后的基体剖面结构示意图；

图6示出了在图5所示的基体中形成共源极柱后的基体剖面结构示意图；以及

图7示出了本申请实施例1至4、对比例1的三维存储器的部分结构的tem图。

其中，上述附图包括以下附图标记：

10、衬底；21、存储结构；211、第一介质层；212、电荷存储层；213、第二介质层；214沟道层；22、栅极层叠结构；221、栅极层；222、栅绝缘层；23、绝缘层；24、共源极柱；241、导电层；242、应力调节层；243、钨金属柱；244、多晶硅柱；20’、沟道通孔；21’、sono结构层；22’、堆叠结构；221’、牺牲层；222’、隔离层。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

如本申请背景技术所分析的，金属钨的缩应力会导致对与之相邻的绝缘层23的拉力，尤其是在对金属钨进行cmp之后，会发现绝缘层23和栅极层221之间出现开裂。为了解决该问题，本申请提供了一种三维存储器及其制作方法。

在本申请一种典型的实施方式中，提供了一种三维存储器，如图1所示，该三维存储器包括衬底10和栅极层叠结构22，栅极层叠结构22设置在衬底10上，栅极层叠结构22中设置有存储结构21、绝缘层23和共源极柱24，栅极层叠结构22包括交替层叠设置的栅极层221和栅绝缘层222，存储结构21和共源极柱24垂直贯穿栅极层叠结构设置，栅极层叠结构22和共源极柱24通过绝缘层23绝缘设置，该共源极柱24包括由外向内依次设置的导电层241和柱芯，柱芯包括沿远离衬底方向叠置的多晶硅柱244和钨金属柱243，钨金属柱243位于栅极层叠结构22的最顶层栅极层221所在水平面上方。

本申请通过将钨金属柱243设置于栅极层叠结构22的最顶层栅极层221所在水平面上方，即将现有常规的钨金属柱243的高度大幅缩短，从而有效减小了钨金属柱243所产生的缩应力，有效缓解了上述开裂的产生，同时可以通过在此基础上调整钨金属柱243的高度，进而避免其导电性受到影响。

下面将更详细地描述根据本发明提供的三维存储器的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

本申请的上述衬底10可以有单晶硅支撑，也可以由其他材料支撑，比如锗硅或绝缘衬底10上的硅薄膜(soi)制成。本申请的衬底10上设置的层叠结构可以为一个栅极层叠结构22，也可以是目前常用的两个栅极层叠结构22或多个栅极层叠结构22，栅极层叠结构22包括交替设置的多个栅极层221和多个栅绝缘层222，该栅极层221和栅绝缘层222构成栅极层叠结构22。在一些实施例中，上述栅极层221由导电材料制备而成，导电材料可以为本领域常用的导电材料，比如铜、铝、钨、金属硅化物中的一种或多种的组合；栅绝缘层222由绝缘材料制备而成，比如氧化硅、氮化硅、氮氧化硅中的一种或多种。在一种实施例中，本申请的衬底10和栅极层叠结构22之间还设置保护层，该保护层的材料可以与层叠结构中的栅绝缘层222的材料相同。在一种实施例中，如图1所示，上述栅极层221和绝缘层23在栅极层221远离存储结构21的一端形成容纳槽，绝缘层23包括：第一绝缘部和第二绝缘部，第一绝缘部填充在容纳槽中；第二绝缘部与第一绝缘部一体设置且设置在共源极柱24的侧面。

如本申请的常规设置方式，本申请的存储结构21与衬底10对应的区域内设置有外延层，共源极柱24与衬底10对应的区域设置有掺杂区。该存储结构21垂直贯穿在层叠结构的沟道通孔中，如图1所示，可以包括由外向内依次设置的第一介质层211、电荷存储层212、第二介质层213和沟道层214。第一介质层211和第二介质层213可以为氧化硅层，电荷存储层212可以为氮化硅层，沟道层214可以为掺杂多晶硅层。

共源极柱24垂直贯穿在栅极层叠结构22的通孔中，如图1所示，一般包括由外向内设置的导电层241和柱芯，柱芯包括叠置的多晶硅和钨金属柱243。其中钨金属柱243通过导电层241与前述掺杂区形成电性连接。采用钨金属柱243和多晶硅柱244组合形成柱芯的方式，使二者的应力进行相互抵消，但是，目前为了实现更好地的导电性，通常设置较大的钨金属柱243高度。但是，由于钨的缩应力导致前述的开裂问题，因此本申请减小钨金属柱243的高度，使钨金属柱243位于栅极层叠结构22的最顶层栅极层221所在水平面上方。在本申请一种实施例中，上述钨金属柱243的高度为70～110nm。现有技术中钨金属柱243的高度通常在350nm左右，本申请将钨金属柱243的高度缩减至70～110nm，从而很好地解决了钨金属柱243的缩应力导致的开裂问题。上述钨金属柱243的高度可以通过减少对多晶硅柱244的刻蚀深度，从而使得钨金属可填充深度减少，具体的钨金属柱243的形成过程，可以参考下文。

此外，由于多晶硅具有张应力，为了缓解多晶硅的张应力导致的叠层结构的倾斜或坍塌，优选上述多晶硅柱244的高度为8500～8600nm，进一步优选为8560～8600nm。即使如此，多晶硅柱244相对于常规设置其高度仍然增加了，为了进一步对其张应力进行缓冲，如图1所示，在导电层241与柱芯之间设置有应力调节层242，用以对多晶硅的张应力进行吸收，优选地，上述应力调节层242为钨金属层，由于该钨金属层包裹在多晶硅柱244的侧面，与多晶硅柱244的张应力形成抵消趋势，因此其不会因为该钨金属层的设置导致对绝缘层23的拉力增加，且基于钨金属层的导电性也不会对共源极柱24的导电性产生负面影响。为了整体平衡拉应力、缩应力以及导电性，优选上述钨金属层的厚度为

上述导电层241主要用于将柱芯下方的掺杂区与钨金属柱243电性连接，该导电层241可以采用现有技术中常用的导电材料，且可以为一层或多层结构。在一种实施例中，如图1所示，导电层241包括钛层。钛与掺杂区形成接触区域，且在接触区域生成钛和硅的多晶化合物，钛和硅的多晶化合物具有导电性，因此可以使导电层241和掺杂区形成良好的欧姆接触，减小二者之间的接触电阻。

通常在形成存储结构21后再进行共源极柱24的制作，由于在沉积钨金属时产生氟化氢气体，氟化氢气体容易与二氧化硅反应从而造成二氧化硅的腐蚀，因此如果在形成了钛层后直接进行钨金属的沉积，容易对存储结构21中的第一介质层211、第二介质层213和栅绝缘层绝缘层222造成腐蚀，为了避免该腐蚀，在设置了钛层之后，沉积钨金属之前沉积氮化钛层，从而形成如图1所示的包括钛层和氮化钛层的导电层241。

本申请还提供了上述三维存储器的制作方法，该制作方法包括：参考图2至图6，提供具有堆叠结构22’的衬底10，堆叠结构22’包括依次交替设置在衬底10上的牺牲层221’和隔离层222’；在堆叠结构22’中形成垂直贯穿至衬底的存储结构21；去除堆叠结构22’中的牺牲层221’并在牺牲层221’所在位置设置栅极层221，栅极层221和隔离层222’构成栅极层叠结构22，该隔离层222’也可以称为栅绝缘层222；在栅极层叠结构22中设置绝缘层23和共源极柱24，栅极层叠结构22和共源极柱24通过绝缘层23绝缘设置，共源极柱24包括由外向内依次设置的导电层241和柱芯，柱芯包括沿远离衬底10方向叠置的多晶硅柱244和钨金属柱243，钨金属柱243位于栅极层叠结构22的最顶层栅极层221所在水平面上方。

本申请的制作方法通过将钨金属柱设置于栅极层叠结构的最顶层栅极层所在水平面上方，即将现有常规的钨金属柱的高度大幅缩短，从而有效减小了钨金属柱所产生的缩应力，有效缓解了上述开裂的产生，同时可以通过在此基础上调整钨金属柱的高度，进而避免其导电性受到影响。

以下将结合附图对该制作方法进行示意性说明。

提供的具有堆叠结构22’的衬底10，该堆叠结构22’包括依次交替设置在衬底10上的牺牲层221’和隔离层222’，且在堆叠结构和衬底10之间还可以设置保护层，以下以堆叠结构为两个叠置的堆叠结构为例进行说明。

对堆叠结构进行刻蚀形成图2所示的沟道通孔20’，该刻蚀可以为沟道通孔20’形成的常用刻蚀方法，比如干法刻蚀。在沟道通孔20’对应的衬底10上外延生长形成外延硅层，然后在沟道通孔中依次沉积氧化硅层、氮化硅层、氧化硅层和多晶硅层，形成图3所示的sono结构层21’。

采用深宽比刻蚀工艺和干法化学刻蚀工艺对sono结构层21’进行刻蚀，去除沟道通孔20’底部和堆叠结构顶部的sono结构层21’，并沉积掺杂多晶硅形成图4所示的存储结构21，其中的氧化硅层分别为第一介质层211和第二介质层213，氮化硅层作为电荷存储层212，多晶硅层和掺杂多晶硅层作为沟道层214。

然后，进行去除堆叠结构中的牺牲层并在牺牲层所在位置设置栅极层的过程，包括：在堆叠结构远离衬底的表面上设置介质层和硬掩膜层；对硬掩膜层、介质层和堆叠结构进行刻蚀，形成贯穿至衬底的通孔；刻蚀堆叠结构中的牺牲层，形成牺牲间隙；在牺牲间隙中填充导电材料；对导电材料进行回刻，形成栅极层且使远离存储结构21一端的栅极层和隔离层形成容纳槽。

对图4的设置了存储结构21的堆叠结构远离衬底的表面上设置介质层和硬掩膜层，；对硬掩膜层、介质层和堆叠结构进行刻蚀形成通孔，该通孔与衬底10中的掺杂区对应，然后去除堆叠结构中的牺牲层并向牺牲层原本位置填充导电材料以形成栅极层221，刻蚀堆叠结构中的牺牲层，形成牺牲间隙；在牺牲间隙中填充导电材料；对导电材料进行回刻，形成栅极层221且使远离存储结构21一端的栅极层221和隔离层222’形成容纳槽，原本的隔离层222’对应前述的栅绝缘层222。

接着在栅极层叠结构22中设置绝缘层23和共源极柱24，该过程包括：在容纳槽和通孔侧壁上设置介电材料以形成绝缘层23，实现栅极和后续形成的共源极柱24的绝缘，形成的基体剖面结构可以参考图5。在绝缘层23上依次沉积形成导电层241和多晶硅预备柱，优选地沉积形成导电层241时可以依次沉积形成钛层、氮化钛层，当导电层241和多晶硅预备柱之间具有应力调节层242时，可以以沉积工艺先沉积具有缩应力的材料后形成沉积多晶硅，该具有缩应力的材料可以为前述的金属钨。本文所述的沉积可以为本领域常规的化学气相沉积法或原子层沉积法来实现。对该多晶硅预备柱进行回刻，并且控制回刻深度以使回刻后形成的多晶硅柱244的表面在栅极层叠结构22的顶层栅极层221的上方，回刻后沉积金属钨、并对金属钨和硬掩膜进行化学机械抛光，即形成图6所示的钨金属柱243。进一步地，可以通过上述回刻和化学机械抛光程度来调整钨金属柱243的高度为70～110nm。

以下将结合实施例和对比例，进一步说明本申请的有益效果。

实施例1

采用上述制作方法制备图1所示的三维存储器，其中钨金属柱243的高度为70nm，多晶硅柱244的高度为8600nm，厚度为的钨金属层作为应力调节层242，所形成的三维存储器中绝缘层23和栅极层221之间没有出现开裂，且导电性良好、叠层结构没有出现倾斜或坍塌现象，其tem结果见图7a。

实施例2

采用上述制作方法制备图1所示的三维存储器，其中钨金属柱243的高度为90nm，多晶硅柱244的高度为8580nm，厚度为的钨金属层作为应力调节层242，所形成的三维存储器中绝缘层23和栅极层221之间没有出现开裂，且导电性良好、叠层结构没有出现倾斜或坍塌现象，其tem结果见图7b。

实施例3

采用上述制作方法制备图1所示的三维存储器，其中钨金属柱243的高度为110nm，多晶硅柱244的高度为8560nm，厚度为的钨金属层作为应力调节层242，所形成的三维存储器中绝缘层23和栅极层221之间没有出现开裂，且导电性良好、叠层结构没有出现倾斜或坍塌现象，其tem结果见图7c。

实施例4

采用上述制作方法制备图1所示的三维存储器，其中钨金属柱243的高度为120nm，多晶硅柱244的高度为8550nm，厚度为的钨金属层作为应力调节层242，所形成的三维存储器中绝缘层23和栅极层221之间没有出现开裂，且导电性良好、叠层结构没有出现倾斜或坍塌现象，其tem结果见图7d。

对比例1

采用上述制作方法制备图1所示的三维存储器，其中钨金属柱243的高度为350nm，多晶硅柱244的高度为8330nm，厚度为的钨金属层作为应力调节层242，所形成的三维存储器中绝缘层23和栅极层221之间出现开裂，但导电性良好、叠层结构没有出现倾斜或坍塌现象，其tem结果见图7e。

从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：本申请通过将钨金属柱位于栅极层叠结构的最顶层栅极层所在水平面上方，即将现有常规的钨金属柱的高度大幅缩短，从而有效减小了钨金属柱所产生的缩应力，有效缓解了上述开裂的产生，同时可以通过在此基础上调整钨金属柱的高度，进而避免其导电性受到影响。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。