沟槽型半导体器件及其制造方法与流程

1.本公开涉及半导体器件制造技术领域，具体地，涉及一种沟槽型半导体器件及其制造方法。


背景技术：

2.二维电子气(two-dimensional electron gas，2deg)和二维空穴气(two-dimensional hole gas，2dhg)一般由异质结的极化效应形成，避免由于掺杂引入的大量电离施主或受主对载流子造成大的库伦散射，因而具有较高的载流子迁移率，使得异质结半导体器件能够提供较大的电流密度，输出较大的功率密度，并具有较好的高频特性。
3.在相关技术中，具有2deg或2dhg的器件仍存在耐压低，反向漏电大的问题，其在器件尺寸和器件性能上具有一定的局限性。


技术实现要素：

4.本公开的目的是提供一种可靠、高效的沟槽型半导体器件及其制造方法。本公开对形成2deg或2dhg的异质结半导体的材料并无限定，例如，可以为gan。
5.为了实现上述目的，本公开提供一种沟槽型半导体器件，所述沟槽型半导体器件利用异质结形成的2deg或2dhg作为沟道载流子，所述沟槽型半导体器件包括第一导电类型的衬底、所述第一导电类型的外延层、第二导电类型的阱区层、势阱层、势垒层、绝缘栅介质层、栅电极层、层间介质ild层、源极层和漏极层，其中，所述势阱层和所述势垒层之间的界面平行于所述栅电极层指向所述漏极层的方向。
6.可选地，所述沟槽型半导体器件还包括栅控制层，所述栅控制层沉积在所述势垒层所述栅电极层之间，若所述栅控制层为第一导电类型，则所述沟槽型半导体器件为耗尽型，若所述栅控制层为第二导电类型，则所述沟槽型半导体器件为增强型。
7.可选地，所述阱区层、所述势阱层、所述势垒层和所述绝缘栅介质层均沉积在所述外延层上。
8.由所述势垒层和所述外延层构成沟槽，所述绝缘栅介质层沉积在所述沟槽的底部，所述栅控制层沉积在所述沟槽的侧壁，所述绝缘栅介质层将所述栅控制层和所述外延层分隔开，所述栅电极层沉积在所述沟槽中。
9.所述ild层覆盖所述势垒层的一部分、所述栅控制层和所述栅电极层，所述源极层覆盖所述势垒层的另一部分、所述阱区层、所述势阱层和所述ild层。
10.可选地，所述势阱层的宽度大于1μm。
11.可选地，所述势垒层的厚度为0.005μm～5μm。
12.本公开还提供一种沟槽型半导体器件的制造方法，所述方法包括：
13.在衬底上沉积外延层；
14.在所述外延层刻蚀外延或离子注入形成阱区层；
15.在所述外延层上刻蚀外延形成势阱层和势垒层；
16.依次沉积绝缘栅介质层、栅电极层、层间介质ild层、源极层和漏极层，以使所述势阱层和所述势垒层之间的界面平行于所述栅电极层指向所述漏极层的方向，所述势阱层和所述势垒层之间的交界面形成2deg或2dhg。
17.可选地，依次沉积绝缘栅介质层、栅电极层、层间介质ild层、源极层和漏极层，包括：
18.依次沉积绝缘栅介质层、栅控制层、栅电极层、层间介质ild层、源极层和漏极层，其中，若所述栅控制层为第一导电类型，则所述沟槽型半导体器件为耗尽型，若所述栅控制层为第二导电类型，则所述沟槽型半导体器件为增强型。
19.可选地，在所述外延层上刻蚀外延形成势阱层和势垒层，包括：
20.在所述外延层上沉积所述势阱层，以使所述势阱层部分地覆盖所述外延层；在所述外延层上沉积所述势垒层，以使所述势垒层部分地覆盖所述外延层，以使所述势阱层和所述势垒层之间的界面垂直于所述衬底和所述外延层延伸的平面，并且由所述势垒层和所述外延层构成沟槽。
21.依次沉积绝缘栅介质层、栅控制层、栅电极层、层间介质ild层、源极层和漏极层，包括：
22.将所述绝缘栅介质层沉积在所述沟槽的底部，在所述沟槽侧壁沉积所述栅控制层，其中，所述栅控制层覆盖或不覆盖所述绝缘栅介质层，由所述绝缘栅介质层将所述栅控制层和所述外延层分隔开；
23.在所述沟槽中沉积所述栅电极层；
24.沉积所述ild层，以覆盖所述势垒层的一部分、所述栅极栅控制层和所述栅电极层；
25.沉积所述源极层，以覆盖所述势垒层的另一部分、所述阱区层、所述势阱层和所述ild层；
26.沉积所述源极层；
27.在所述衬底下方沉积所述漏极层。
28.可选地，所述势阱层的宽度大于1μm。
29.可选地，所述势垒层的厚度为0.005μm～5μm。
30.通过上述技术方案，势阱层和势垒层之间的界面平行于栅电极层指向漏极层的方向，使得沟槽结构尺寸更小，加上2deg或2dhg高载流子迁移率的特点，从而提高了元胞功率密度，进一步降低了导通电阻。在反向条件下，也能够在一定程度上降低漂移区的厚度，从而降低导通电阻。
31.本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
32.附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
33.图1是一示例性实施例提供的沟槽型半导体器件的结构示意图；
34.图2是一示例性实施例提供的制造沟槽型半导体器件的方法的流程图；
35.图3a-图3j是一示例性实施例提供的沟槽型半导体器件的制造步骤的示意图。
36.附图标记说明
37.101 衬底
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102 外延层
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103 阱区层
38.104 势阱层
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105 势垒层
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106 绝缘栅介质层
39.107 栅控制层
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108 栅电极层
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109 ild层
40.110 源极层
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111 漏极层
具体实施方式
41.以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
42.在本公开中，在未作相反说明的情况下，使用的方位词如“上、下、横向、纵向”通常是相对于半导体芯片制造过程的方向。
43.图1是一示例性性实施例提供的沟槽型半导体器件的结构示意图。该沟槽型半导体器件利用异质结形成的2deg或2dhg作为沟道载流子。如图1所示，该沟槽型半导体器件可以包括第一导电类型的衬底101、第一导电类型的外延层102、第二导电类型的阱区层103、势阱层104、势垒层105、绝缘栅介质层106、栅电极层108、层间介质(interlayer dielectric，ild)层109、源极层110和漏极层111。势阱层104和势垒层105之间的交界面由于极化效应形成2deg或者2dhg。势阱层104和势垒层105之间的界面平行于栅电极层108指向漏极层111的方向。
44.在相关技术中，2deg或2dhg的界面平行于栅源界面，本公开中叫作“垂直结构”，其中，载流子需要通过沟道和部分势阱层，在一定程度上降低了载流子的迁移率。而图1中垂直于栅源界面2deg或2dhg的沟槽栅结构，可以降低沟道长度和元胞尺寸，在反向条件下，也能够在一定程度上降低漂移区的厚度，从而降低导通电阻，提高器件性能。
45.在图1的实施例中，半导体器件可以为耗尽型。在又一实施例中，如后图3j所示，该沟槽型半导体器件还可以包括栅控制层107。该栅控制层107沉积在势垒层105栅电极层108之间。若栅控制层107为第一导电类型，则沟槽型半导体器件为耗尽型，若栅控制层107为第二导电类型，则沟槽型半导体器件为增强型。
46.也就是，通过栅控制层107的有无或者材料特性来控制该半导体器件为增强型或者耗尽型。
47.在图3j的实施例中，阱区层103、势阱层104、势垒层105和绝缘栅介质层106均沉积在外延层102上。
48.由势垒层105和外延层102构成沟槽，栅控制层107沉积在沟槽的侧壁，绝缘栅介质层106沉积在沟槽的底部(或者四周和底部)，绝缘栅介质层106将栅控制层107和外延层102分隔开，栅电极层108沉积在沟槽中。
49.ild层109覆盖势垒层105的一部分、栅电极层108，源极层110覆盖阱区层103、势阱层104和ild层109。
50.其中，从阱区层103向内，在外延层102上依次生成势阱层104和势垒层105。经过刻蚀构成势阱层104和势垒层105之间的界面，该界面为纵向，与栅电极层108指向漏极层111的方向一致。
51.本公开还提供一种沟槽型半导体器件的制造方法。图2是一示例性实施例提供的
制造沟槽型半导体器件的方法的流程图。如图2所示，该方法可以包括以下步骤。
52.步骤s11，在衬底101上沉积外延层102。
53.步骤s12，在外延层102刻蚀外延或离子注入形成阱区层103。
54.步骤s13，在外延层102上刻蚀外延形成势阱层104和势垒层105。
55.步骤s14，依次沉积绝缘栅介质层106、栅电极层108、ild层109、源极层110和漏极层111，以使势阱层104和势垒层105之间的界面平行于栅电极层108指向漏极层111的方向。势阱层104和势垒层105之间的交界面形成2deg或2dhg。
56.在一实施例中，依次沉积绝缘栅介质层106、栅电极层108、层间介质ild层109、源极层110和漏极层111的步骤(步骤s14)可以包括：
57.依次沉积绝缘栅介质层106、栅控制层107、栅电极层108、层间介质ild层109、源极层110和漏极层111。其中，若栅控制层107为第一导电类型，则沟槽型半导体器件为耗尽型，若栅控制层107为第二导电类型，则沟槽型半导体器件为增强型。即通过栅控制层107的有无或者材料特性来控制该半导体器件为增强型或者耗尽型。
58.本领域技术人员可以理解的是，第一导电类型可以为p型或n型中的一种，第二导电类型可以为p型或n型中的另一种。例如，第一导电类型为n型，第二导电类型为p型。
59.在又一实施例中，在图2的基础上，在外延层102上刻蚀外延形成势阱层104和势垒层105的步骤(步骤s13)可以包括：
60.在外延层102上沉积势阱层104，以使势阱层104部分地覆盖外延层102；在外延层102上沉积势垒层105，以使势垒层105部分地覆盖外延层102，以使势阱层104和势垒层105之间的界面垂直于衬底101和外延层102延伸的平面，并且由势垒层105和外延层102构成沟槽。
61.其中，依次沉积绝缘栅介质层106、栅控制层107、栅电极层108、层间介质ild层109、源极层110和漏极层111的步骤可以包括：
62.1、将绝缘栅介质层沉积在沟槽的底部(或者四周和底部)，再在沟槽的侧壁沉积栅控制层107，栅控制层107覆盖或不覆盖绝缘栅介质层106。由绝缘栅介质层106将栅控制层107和外延层102分隔开；
63.2、在沟槽中沉积栅电极层108；
64.3、沉积ild层109，以覆盖势垒层105的一部分、栅极栅控制层107和栅电极层108；
65.4、沉积源极层110，以覆盖势垒层105的另一部分、阱区层103、势阱层104和ild层109；
66.5、沉积源极层110；
67.6、在衬底101下方沉积漏极层111。
68.图3a-图3j是一示例性实施例提供的沟槽型半导体器件的制造步骤的示意图，其具体步骤如下：
69.1、提供合适参数的衬底101，在衬底101上沉积外延层102，如图3a所示。其中，衬底101不局限于同质外延，也包含于异质外延的衬底材料，外延参数与器件的耐压需求相关。耐压需求越高，外延掺杂浓度可以越低，厚度越厚。外延掺杂浓度可以在10
15
～10
17
cm-3
，厚度可以大于10μm；
70.2、通过外延生长和选择性刻蚀形成阱区层103，如图3b所示。其中，衬底101、外延
层102和阱区层103可以应用gan、si、sic等材料。外延形成的阱区层103的浓度可以在10
16
cm-3
～10
18
cm-3
，厚度可以在1μm～5μm；
71.3、通过外延生长和选择性刻蚀形成势阱层104，如图3c所示。其中势阱层104可以是gan等材料。势阱层104的宽度可以大于1μm。
72.4、通过外延生长和选择性刻蚀形成势垒层105，如图3d所示。势垒层105可以为algan等材料，厚度为0.005μm～5μm。
73.5、通过沉积和选择性刻蚀沉积绝缘栅介质层106，如图3e所示，绝缘栅介质层106的厚度可以在0.1μm～0.2μm。
74.6、通过外延生长以及选择性刻蚀沉积栅控制层107，如图3f所示。栅控制层107可以是n型或p型掺杂，浓度可以在10
16
cm-3
～10
18
cm-3
，厚度可以大于2μm，也可以是不掺杂的晶体或非晶体材料。
75.7、淀积栅电极层108，如图3g所示。厚度可以在0.5μm～5μm。
76.8、沉积二氧化硅或者氮化硅，通过光刻刻蚀去除一部分，形成ild层109，如图3h所示。ild层109厚度可以在0.1μm～3μm。
77.9、淀积正面金属，即源极层110，如图3i所示。源极层110可以是钛铝镍金合金，厚度4μm左右。
78.10、淀积背面金属，即漏极层111，如图3j所示。漏极层111可以是钛铝镍金合金，厚度2μm左右。
79.通过上述技术方案，势阱层和势垒层之间的界面平行于栅电极层指向漏极层的方向，使得沟槽结构尺寸更小，加上2deg或2dhg高载流子迁移率的特点，从而提高了元胞功率密度，进一步降低了导通电阻。在反向条件下，也能够在一定程度上降低漂移区的厚度，从而降低导通电阻。
80.以上结合附图详细描述了本公开的优选实施方式，但是，本公开并不限于上述实施方式中的具体细节，在本公开的技术构思范围内，可以对本公开的技术方案进行多种简单变型，这些简单变型均属于本公开的保护范围。
81.另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本公开对各种可能的组合方式不再另行说明。
82.此外，本公开的各种不同的实施方式之间也可以进行任意组合，只要其不违背本公开的思想，其同样应当视为本公开所公开的内容。