一种半导体结构以及半导体结构制备方法与流程

本发明涉及半导体技术领域，尤其涉及一种半导体结构以及半导体结构制备方法。

背景技术：

浅沟槽隔离是目前大规模集成电路中用于实现器件隔离的主要方法。例如，可利用沟槽隔离结构将相邻的有源区相互隔离，从而可以避免形成在不同的有源区上的元器件相互干扰。此外，在半导体集成电路中，通常还会设置有大量的电性传导结构。随着半导体技术的不断发展，集成电路的尺寸趋于减小，即使通过缩减电性传导结构的尺寸可以实现集成电路的尺寸缩减，然而由于仍然需要为电性传导结构预留较大的空间，从而使得半导体集成电路的整体尺寸难以再进一步缩减。

技术实现要素：

本发明要解决的技术问题是：如何有效减小半导体结构的尺寸。

为解决上述技术问题，本发明提供了一种半导体结构以及半导体结构制备方法。

本发明的第一个方面，提供了一种半导体结构，其包括：

基底；

浅沟槽隔离结构，所述浅沟槽隔离结构设置在所述基底中，所述浅沟槽隔离结构的至少部分上表面低于所述基底的上表面；

第一栅极结构，所述第一栅极结构至少部分设置于所述浅沟槽隔离结构上，所述第一栅极结构包括第一介质层和第一导电层，所述第一导电层的顶部具有异形凸起。

在一些实施例中，所述第一导电层的顶部具有异形凸起包括：所述第一导电层的顶部两端具有异形凸起。

在一些实施例中，所述第一导电层的顶部中间平坦。

在一些实施例中，所述第一导电层的底表面呈由边缘向中间凹陷的凹面型，所述第一介质层的上表面呈由边缘向中间凹陷的凹面型且所述第一介质层的上表面与所述第一导电层的底表面相嵌合。

在一些实施例中，所述半导体结构还包括：第二栅极结构，所述第二栅极结构设置于所述基底上，所述第二栅极结构包括依次沉积在所述基底上的第二介质层和第二导电层。

在一些实施例中，所述异形凸起的顶部低于所述第二导电层的顶部。

在一些实施例中，所述浅沟槽隔离结构包括至少三层绝缘层。

在一些实施例中，所述浅沟槽隔离结构包括：

第一绝缘层；

第二绝缘层，所述第二绝缘层覆盖所述第一绝缘层的侧壁和底部；

第三绝缘层，所述第三绝缘层填充满所述第二绝缘层围成的凹槽。

在一些实施例中，所述第一栅极结构的横向尺寸小于所述第三绝缘层的横向尺寸。

在一些实施例中，所述第一栅极结构还包括：

第四绝缘层，所述第四绝缘层覆盖所述第三绝缘层的上表面以及所述第一介质层和所述第一导电层的侧壁。

在一些实施例中，所述半导体结构还包括：

遮蔽层，所述遮蔽层覆盖所述第一导电层以及至少部分所述第四绝缘层；

栅极间隔物，所述栅极间隔物覆盖所述第四绝缘层、所述遮蔽层、所述第二绝缘层和部分所述第一绝缘层的上表面。

本发明的第二个方面，提供了一种半导体结构制备方法，其包括：

提供基底；

在所述基底中形成浅沟槽隔离结构，所述浅沟槽隔离结构的至少部分上表面低于所述基底的上表面；

沉积覆盖所述基底和所述浅沟槽隔离结构上表面的介质层；

沉积覆盖所述介质层的导电层；

刻蚀所述导电层和所述介质层，以至少在所述浅沟槽隔离结构上形成第一栅极结构，所述第一栅极结构中所述导电层的顶部具有异形凸起。

与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：

应用本发明提供的半导体结构，该半导体结构可以包括设置在基底中的浅沟槽隔离结构，以及至少部分设置在浅沟槽隔离结构上的第一栅极结构，其中，浅沟槽隔离结构的至少部分上表面低于基底的上表面，第一栅极结构可以包括第一介质层和第一导电层，并且第一导电层的顶部两端具有异形凸起。通过在浅沟槽隔离结构上设置第一栅极结构，可以充分利用浅沟槽隔离结构上的空间，实现了有效减小半导体结构整体尺寸的效果。

附图说明

通过结合附图阅读下文示例性实施例的详细描述可更好地理解本公开的范围。其中所包括的附图是：

图1示出了本发明实施例一提供的一种半导体结构的剖面示意图；

图2示出了本发明实施例二提供的一种半导体结构的剖面示意图；

图3示出了本发明实施例提供的一种半导体结构制备方法的流程示意图；

图4至图9示出了半导体结构制备方法中各步骤对应的剖面结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将结合附图及实施例来详细说明本发明的实施方法，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。

浅沟槽隔离是目前大规模集成电路中用于实现器件隔离的主要方法。例如，可利用沟槽隔离结构将相邻的有源区相互隔离，从而可以避免形成在不同的有源区上的元器件相互干扰。此外，在半导体集成电路中，通常还会设置有大量的电性传导结构。随着半导体技术的不断发展，集成电路的尺寸趋于减小，即使通过缩减电性传导结构的尺寸可以实现集成电路的尺寸缩减，然而由于仍然需要为电性传导结构预留较大的空间，从而使得半导体集成电路的整体尺寸难以再进一步缩减。

有鉴于此，本发明提供了一种半导体结构，该半导体结构可以包括设置在基底中的浅沟槽隔离结构，以及至少部分设置在浅沟槽隔离结构上的第一栅极结构，其中，浅沟槽隔离结构的至少部分上表面低于基底的上表面，第一栅极结构可以包括第一介质层和第一导电层，并且第一导电层的顶部两端具有异形凸起。通过在浅沟槽隔离结构上设置第一栅极结构，可以充分利用浅沟槽隔离结构上的空间，实现了有效减小半导体结构整体尺寸的效果。

实施例一

参见图1所示，图1示出了本发明实施例提供的一种半导体结构的剖面示意图，其包括：

基底10；

浅沟槽隔离结构11，浅沟槽隔离结构11设置在基底10中，浅沟槽隔离结构11的至少部分上表面低于基底10的上表面；

第一栅极结构12，第一栅极结构12至少部分设置于浅沟槽隔离结构11上，第一栅极结构12包括第一介质层121和第一导电层122，第一导电层122的顶部具有异形凸起。

其中，基底10可以采用为si衬底、ge衬底、sige衬底、soi(绝缘体上硅，silicononinsulator)或goi(绝缘体上锗，germaniumoninsulator)等。在其他实施例中，基底10还可以为包括其他元素半导体或化合物半导体的衬底，例如gaas、inp或sic等，还可以为叠层结构，例如si/sige等，还可以为其他外延结构，例如sgoi(绝缘体上锗硅)等。

在一些实施例中，可以采用浅沟槽隔离工艺在基底10中形成浅沟槽隔离结构11，具体的，可以在基底10上刻蚀出多个浅沟槽，沉积绝缘材料分别填充各个浅沟槽以形成浅沟槽隔离结构11，其中，浅沟槽隔离结构11的至少部分上表面低于基底10的上表面。

在本发明实施例中，浅沟槽隔离结构11可以包括至少三层绝缘层，在一些实施例中，浅沟槽隔离结构11可以包括：第一绝缘层111、第二绝缘层112和第三绝缘层113，其中，第一绝缘层111的截面可以为“凹”型，第二绝缘层112覆盖第一绝缘层111的侧壁和底部，第三绝缘层113填充满第二绝缘层112的凹槽。由第一绝缘层111、第二绝缘层112和第三绝缘层113形成的浅沟槽隔离结构11，其上表面低于基底10的上表面，在一些实施例中，浅沟槽隔离结构11的上表面可以为由两边向中间凹陷；在另一些实施例中，也可以为第一绝缘层111、第二绝缘层112和基底10的上表面基本处于相同的平面，第三绝缘层113的上表面低于基底10的上表面，具体可参见图1所示。作为一具体示例，第一绝缘层111可以为氧化硅，第二绝缘层112可以为氮化硅，第三绝缘层113可以为氧化硅。

其中，在第一方向上，第一栅极结构12的横向尺寸可以小于或等于第三绝缘层113的横向尺寸。

在本发明实施例中，第一栅极结构12还可以包括：第四绝缘层123，第四绝缘层123覆盖第三绝缘层113的上表面以及第一介质层121和第一导电层122的侧壁。在一些实施例中，当第三绝缘层113的上表面低于基底10的上表面时，还可以设置第四绝缘层123覆盖第三绝缘层113的上表面、第二绝缘层112的部分侧壁以及第一介质层121和第一导电层122的侧壁，其中，第四绝缘层123可以包括氧化硅。

需要说明的是，在本发明实施例中，第一栅极结构12可以完全设置在浅沟槽隔离结构11上，如图1所示，在其他实施例中，第一栅极结构12也可以部分设置在浅沟槽隔离结构11上，其中设置在浅沟槽隔离结构11上的第一导电层122顶部具有异形凸起。

在一些实施例中，该半导体结构还可以包括：遮蔽层13和栅极间隔物14，遮蔽层13覆盖第一导电层122以及至少部分第四绝缘层123，栅极间隔物14覆盖第四绝缘层123、遮蔽层13、第二绝缘层112和部分第一绝缘层111的上表面。其中，遮蔽层13可以包括氮化硅，栅极间隔物14可以包括氧化硅或氮化硅。

以上为本发明实施例提供的一种半导体结构，该半导体结构可以包括设置在基底10中的浅沟槽隔离结构11，以及设置在浅沟槽隔离结构11上的第一栅极结构12，其中，浅沟槽隔离结构11的至少部分上表面低于基底10的上表面，第一栅极结构12可以包括第一介质层121和第一导电层122，并且第一导电层122的顶部两端具有异形凸起，第一导电层122的顶部中间平坦。通过在浅沟槽隔离结构11上设置第一栅极结构12，利用第一栅极结构12作为支撑或器件互联，可以充分利用浅沟槽隔离结构11上的空间，实现了有效减小半导体结构整体尺寸的效果。

在本发明实施例中，还可以设置有第二栅极结构15，具体请参见以下实施例三中的描述。

实施例二

需要说明的是，实施例二可以基于以上实施例一实现，为了简要起见，在实施例二中将主要针对实施例二与实施利一的区别进行描述。

参见图2所示，图2示出了本发明另一实施例提供的一种半导体结构的剖面示意图，其包括：

基底10；

浅沟槽隔离结构11，浅沟槽隔离结构11设置在基底10中，浅沟槽隔离结构11的至少部分上表面低于基底10的上表面；

第一栅极结构12，第一栅极结构12至少部分设置于浅沟槽隔离结构11上，第一栅极结构12包括第一介质层121和第一导电层122，第一导电层122的顶部具有异形凸起；

第二栅极结构15，第二栅极结构15设置于基底10上，第二栅极结构15包括依次沉积在基底10上的第二介质层151和第二导电层152。

其中，基底10、浅沟槽隔离结构11和第一栅极结构12可以采用和实施例一中相同的方式设置，在以下描述中将基于部分浅沟槽隔离结构11的上表面低于基底10的上表面，且第一栅极结构12完全设置在浅沟槽隔离结构11上进行描述。在一些实施例中，具体可以为浅沟槽隔离结构11中第一绝缘层111、第二绝缘层112和第三绝缘层113的上表面均低于基底10的上表面并且第三绝缘层113的上表面低于第一绝缘层111和第二绝缘层112的上表面。

在本发明实施例中，第二栅极结构15可以设置在基底10上并和第一栅极结构12间隔设置，其中，第二介质层151的上表面和第二导电层152的上表面均为基本平行的表面，参见图2中过异形凸起顶底的虚线可知，第一导电层122中异形凸起的顶部可以低于第二导电层152的顶部。另外，第一介质层121的顶部也可以低于第二介质层151顶部。在一些实施例中，第二介质层131可以和第一介质层121的材料相同，第二导电层132也可以和第一导电层122的材料相同。

在一些实施例中，第二栅极结构15还可以设置有与第一栅极结构15相同的结构，例如，第二栅极结构15还可以设置有第五绝缘层153，第五绝缘层153可以和第四绝缘层123的材料相同，第五绝缘层153覆盖基底10以及第二介质层151和第二导电层152的侧壁，在一些实施例中，该半导体结构还可以设置有覆盖第二导电层152以及至少部分第五绝缘层153的遮蔽层13，覆盖第五绝缘层153、遮蔽层13和基底10的栅极间隔物14。

以上为本发明实施例提供的一种半导体结构，该半导体结构可以包括设置在基底10中的浅沟槽隔离结构11，以及至少部分设置在浅沟槽隔离结构11上的第一栅极结构12，其中，浅沟槽隔离结构11的至少部分上表面低于基底10的上表面，第一栅极结构12可以包括第一介质层121和第一导电层122，并且第一导电层122的顶部两端具有异形凸起，第一导电层122的顶部中间平坦。另外，该半导体结构还设置有第二栅极结构15，该第二栅极结构15设置于基底10上，包括依次沉积在基底10上的第二介质层151和第二导电层152，第二介质层151的上表面和第二导电层152的上表面均为基本平行的表面。该半导体结构在实现本发明实施例一的有益效果的基础上，还可以提供更多的栅极结构用于支撑或互连。

在本发明实施例中还相应提供了一种半导体结构制备方法，具体请参见实施例三中的描述。

实施例三

参见图3至图9所示，图3示出了本发明实施例提供的一种半导体结构制备方法的流程示意图，图4至图9示出了半导体结构制备方法中各步骤对应的剖面结构示意图，半导体结构制备方法包括：

步骤s101：提供基底；

步骤s102：在:基底中形成浅沟槽隔离结构，浅沟槽隔离结构的至少部分上表面低于基底的上表面；

步骤s103：沉积覆盖基底和浅沟槽隔离结构上表面的介质层；

步骤s104：沉积覆盖介质层的导电层；

步骤s105：刻蚀导电层和介质层，以至少在浅沟槽隔离结构上形成第一栅极结构，第一栅极结构中导电层的顶部具有异形凸起。

参见图4所示，图4示出了本发明实施例提供的基底20，其中，基底20可以采用为si衬底、ge衬底、sige衬底、soi(绝缘体上硅，silicononinsulator)或goi(绝缘体上锗，germaniumoninsulator)等。在其他实施例中，基底20还可以为包括其他元素半导体或化合物半导体的衬底，例如gaas、inp或sic等，还可以为叠层结构，例如si/sige等，还可以为其他外延结构，例如sgoi(绝缘体上锗硅)等。

步骤s102可以具体为，采用浅沟槽隔离工艺在基底20中形成浅沟槽隔离结构21，具体的，可以在基底20上刻蚀出多个浅沟槽，沉积绝缘材料分别填充各个浅沟槽以形成浅沟槽隔离结构21，其中，浅沟槽隔离结构21的上表面低于基底20，具体请参见图5所示。

在另一些实施例中，浅沟槽隔离结构21还可以包括至少三层绝缘层。

步骤s103可以具体为，形成随形覆盖基底20和浅沟槽隔离结构21上表面的介质层22，参见图6所示。

步骤s104可以具体为，形成随形覆盖介质层22的导电层23，具体可参见图7所示。

步骤s105可以具体为，利用干法刻蚀或者湿法刻蚀工艺刻蚀导电层23和介质层22，以至少在浅沟槽隔离结构21上形成第一栅极结构24，第一栅极结构24中导电层23的顶部具有异形凸起，具体可参见图8所示。

其中，在第一方向上，第一栅极结构24的横向尺寸小于浅沟槽隔离结构21的横向尺寸。第一栅极结构24中导电层23的顶部具有异形凸起可以包括：第一栅极结构24中导电层23的顶部两端具有异形凸起，其中，第一栅极结构24中导电层23的顶部中间平坦。

在其他实施例中，还可以通过同步刻蚀位于浅沟槽隔离结构21和基底20上的导电层23以及介质层22，在浅沟槽隔离结构21上形成第一栅极结构24，在基底20上形成第二栅极结构25，在一些实施例中，第一栅极结构24各个部件的高度可以低于第二栅极结构25中相应部件的高度，具体可参见图9所示。

以上为本发明实施例提供的一种半导体结构制备方法，通过在基底20中形成浅沟槽隔离结构21，该浅沟槽隔离结构21的至少部分上表面低于基底20的上表面，沉积覆盖基底20和浅沟槽隔离结构21上表面的介质层22以及覆盖介质层22的导电层23，刻蚀导电层23和介质层22，从而至少在浅沟槽隔离结构21上形成第一栅极结构24，第一栅极结构24中导电层23的顶部具有异形凸起。该方法通过在浅沟槽隔离结构21上设置第一栅极结构24，利用第一栅极结构24作为支撑或者用于后续的器件互联，可以充分利用浅沟槽隔离结构21上的空间，实现了有效减小半导体结构整体尺寸的效果。

虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。