半导体装置的制作方法

文档序号:31053305发布日期:2022-08-06 09:04阅读:86来源:国知局
半导体装置的制作方法

1.本发明实施例涉及半导体装置,尤其涉及纳米片装置结构。


背景技术:

2.半导体集成电路(integrated circuit;ic)产业经历了指数性的成长。现代科技在集成电路材料与设计上的进步已产生了好几世代的集成电路,其中每一世代与上一世代相比都具有更小、更复杂的电路。在集成电路的发展过程中,功能密度(functional density)(也就是说,单位芯片面积的互连装置数目)大抵上会增加而几何尺寸(geometry size)(也就是说,即可使用工艺生产的最小元件(或线))却减少。此微缩化的过程总体上会增加生产效率并降低相关成本而提供助益。此微缩化同样增加了生产以及制造集成电路的复杂度。


技术实现要素:

3.本发明实施例提供一种半导体装置,包括多个第一通道纳米结构,彼此分隔并位于第一装置区中;多个第二通道纳米结构,彼此分隔并位于第二装置区中;多个介电鳍片,包括第一介电鳍片,位于第一装置区与第二装置区之间的共享边界、第二介电鳍片,位于第一装置区相对共享边界的边界及第三介电鳍片,位于第二装置区相对共享边界的边界;栅极介电层,围绕所述第一通道纳米结构的每一个及所述第二通道纳米结构的每一个,且位于第一介电鳍片、第二介电鳍片及第三介电鳍片上方;第一功函数层,围绕所述第一通道纳米结构的每一个,且位于栅极介电层、第一介电鳍片及第二介电鳍片上方;第二功函数层,围绕所述第二通道纳米结构的每一个,且位于栅极介电层、第一介电鳍片、第二介电鳍片、第三介电鳍片及第一功函数层上方;第一间隙,存在于每个相邻的第一通道纳米结构之间;以及第二间隙,存在于每个相邻的第二通道纳米结构之间。
4.本发明实施例提供一种半导体装置,包括基板;多个第一通道纳米结构,设置于基板的第一装置区中,并以第一间距彼此分隔;多个第二通道纳米结构,设置于基板的第二装置区中,并以第二间距彼此分隔;第一介电鳍片,设置于第一装置区与第二装置区之间的边界,第一介电鳍片以第三间距与所述第一通道纳米结构的每一个的第一末端分隔,第一介电鳍片以第四间距与所述第二通道纳米结构的每一个的第一末端分隔;第二介电鳍片,设置于第一装置区的边界,第二介电鳍片以第五间距与所述第一通道纳米结构的每一个相对第一末端的第二末端分隔;第三介电鳍片,设置于第二装置区的边界,第三介电鳍片以第六间距与所述第二通道纳米结构的每一个相对第一末端的第二末端分隔;栅极介电层,围绕所述第一通道纳米结构的每一个及所述第二通道纳米结构的每一个,且位于第一介电鳍片、第二介电鳍片及第三介电鳍片上方;第一功函数层,围绕所述第一通道纳米结构的每一个,且位于栅极介电层、第一介电鳍片及第二介电鳍片上方,其中第一功函数层完全地填充第三间距及第五间距但部分地填充第一间距;以及第二功函数层,围绕所述第二通道纳米结构的每一个,且位于栅极介电层、第一介电鳍片、第二介电鳍片、第三介电鳍片及第一功
函数层上方,其中第二功函数层完全地填充第四间距及第六间距但部分地填充第二间距。
5.本发明实施例提供一种半导体装置的形成方法,包括形成多个第一通道纳米结构于基板的第一装置区中,且形成多个第二通道纳米结构于基板的第二装置区中;形成第一介电鳍片、第二介电鳍片及第三介电鳍片于第一装置区与第二装置区的边界,其中所述第一通道纳米结构设置于第一介电鳍片与第二介电鳍片之间,而所述第二通道纳米结构设置于第一介电鳍片与第三介电鳍片之间;沉积栅极介电层以围绕所述第一通道纳米结构的每一个及所述第二通道纳米结构的每一个,且位于第一介电鳍片、第二介电鳍片及第三介电鳍片上方;沉积牺牲层于第一装置区及第二装置区中的栅极介电层上方以围绕所述第一通道纳米结构的每一个及所述第二通道纳米结构的每一个,且位于第一介电鳍片、第二介电鳍片及第三介电鳍片上方,牺牲层将所述第一通道纳米结构与第一装置区中的第一介电鳍片及第二介电鳍片合并,且将所述第二通道纳米结构与第二装置区中的第一介电鳍片及第三介电鳍片合并;凹蚀牺牲层以提供内凹牺牲层,从而露出所述第一通道纳米结构的最上方的第一通道纳米结构的顶部,且露出所述第二通道纳米结构的最上方的第二通道纳米结构的顶部;移除第一装置区中的内凹牺牲层的一部分;沉积第一功函数层于第一装置区及第二装置区中以围绕所述第一通道纳米结构的每一个,且位于第二装置区中的内凹牺牲层的剩余部分、第一介电鳍片、第二介电鳍片及第三介电鳍片上方,其中第一功函数层将所述第一通道纳米结构与第一介电鳍片及第二介电鳍片合并,但不与相邻的所述第一通道纳米结构合并;移除第二装置区中的第一功函数层的一部分;移除内凹牺牲层的剩余部分;以及沉积第二功函数金属层于第一装置区及第二装置区中以围绕所述第二通道纳米结构的每一个,且位于第一装置区中的第一功函数层的剩余部分上,并位于第一介电鳍片、第二介电鳍片及第三介电鳍片上方,其中第二功函数层将第二通道纳米结构与第一介电鳍片及第三介电鳍片合并,但不与相邻的所述第二通道纳米结构合并。
附图说明
6.由以下的详细叙述配合所附附图,可最好地理解本发明实施例。应注意的是,依据在业界的标准做法,各种特征并未按照比例绘制且仅用于说明。事实上,可任意地放大或缩小各种元件的尺寸,以清楚地表现出本发明实施例的特征。
7.图1是根据一些实施例,示出概述了形成半导体装置的方法的流程示意图。
8.图2、图3、图4、图5、图6、图7a、图7b、图7c、图8a、图8b、图8c、图9a、图9b、图9c、图10a、图10b、图10c、图11a、图11b、图11c、图12a、图12b、图12c、图13a、图13b、图13c、图14a、图14b、图14c、图15a、图15b、图15c、图16a、图16b、图16c、图17a、图17b、图17c、图18a、图18b、图18c、图19a、图19b、图19c、图20a、图20b、图20c、图21a、图21b、图21c、图22a、图22b、图22c、图23a、图23b、图23c、图24a、图24b、图24c、图25a、图25b、图25c、图26a、图26b、图26c、图27a、图27b、图27c、图28a、图28b以及图28c是根据一些实施例,示出半导体装置在图1的方法的各种阶段的各种剖面示意图。
9.附图标记如下:
10.100:方法
11.102/104/106:操作步骤
12.108/110/112:操作步骤
13.114/116/118:操作步骤
14.120/122/124:操作步骤
15.126/128/130:操作步骤
16.132/134/136:操作步骤
17.138/140/142:操作步骤
18.144/146/148:操作步骤
19.150/152/154:操作步骤
20.200:半导体装置
21.200a:n型金-氧-半区
22.200b:p型金-氧-半区
23.202:基板
24.202f:鳍片基底
25.204:外延堆叠
26.204f:鳍片堆叠
27.206:第一外延层
28.208:第二外延层
29.209:硬掩模层
30.210a:第一装置鳍片
31.210b:第二装置鳍片
32.214:沟槽
33.216:隔离结构
34.216p:浅沟槽隔离结构
35.218:介电鳍片
36.218a:介电鳍片
37.218b:介电鳍片
38.218c:介电鳍片
39.219:沟槽
40.220:牺牲栅极结构
41.222:牺牲栅极电介质
42.224:牺牲栅极电极
43.226:栅极间隔物
44.230:凹槽
45.232:凹孔
46.234:内间隔物层
47.236:内间隔物
48.242:第一源极/漏极结构
49.244:第二源极/漏极结构
50.250:层间介电层
51.254:栅极沟槽
52.256a:第一通道纳米结构
53.256b:第二通道纳米结构
54.258:空间
55.260:界面层
56.262:高介电常数栅极介电层
57.264:牺牲层
58.264p:牺牲层部分
59.266:硬掩模层
60.266e:边缘
61.266p:图案化硬掩模层
62.270:图案化掩模层
63.272:n型功函数层
64.274:气隙
65.280:图案化掩模层
66.280s:侧壁
67.282:p型功函数层
68.284:导电填充材料层
69.286:栅极盖
70.290:介电层
71.292:第一栅极接触件
72.294:第二栅极接触件
73.296:第一源极/漏极接触件
74.298:第二源极/漏极接触件
75.d1:距离
76.h:高度
77.l:长度
78.s1:距离
79.s2:距离
80.w:宽度
81.w1:宽度
82.w2:宽度
83.w3:宽度
84.x:坐标轴
85.x1-x1:剖线
86.x2-x2:剖线
87.y:坐标轴
88.z:坐标轴
具体实施方式
89.以下公开提供了许多的实施例或范例,用于实施所提供的不同元件。各元件和其配置的具体范例描述如下,以简化本发明实施例的说明。当然,这些仅仅是范例,并非用以限定本发明实施例。举例而言,叙述中若提及第一元件形成在第二元件之上,可能包含第一和第二元件直接接触的实施例,也可能包含额外的元件形成在第一和第二元件之间,使得它们不直接接触的实施例。此外,本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的,而非用以表示所讨论的不同实施例及/或配置之间的关系。
90.再者,其中可能用到与空间相对用词,例如“在
……
之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词,是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位,以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位),其中所使用的空间相对形容词也将依转向后的方位来解释。
91.下方描述的全绕式栅极结构(gate all around;gaa)可通过任意合适的方法来图案化。举例来说,结构可使用一或多道的光刻工艺来进行图案化,包含双重图案化或多重图案化工艺。一般来说,双重图案化或多重图案化工艺结合了光刻工艺与自对准工艺,以创建出例如,比使用单一、直接光刻工艺所得的节距更小的图案。例如,在一实施例中,在基板上方形成牺牲层,并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。之后去除牺牲层,然后可以使用剩余的间隔物或心轴作为掩模以图案化全绕式栅极结构。
92.对于半导体装置的先进技术而言,多重临界电压(threshold voltages;vts)对于装置功能的灵活性变得越来越重要。然而,因为装置尺寸以及单元(cell)高度的缩减,允许多重临界电压的多重图案化栅极(multiple patterning gates;mpgs)也面临了困难。多重临界电压并排配置在半导体装置的各种区域中,且可称作混合临界电压(mixed vts)。当应用湿式过蚀刻(over-etching)以确保能完整移除在单一区域中的栅极材料时,在另一邻近区域中的栅极材料可能会受到损失,且图案化的边界因而产生变化。制造具有混合临界电压的多重图案化栅极存在着挑战,特别是在诸如具有用于形成全绕式栅极结构的纳米线(nanowires)或纳米片(nanosheets)的鳍式场效晶体管(fin field effect transistor;finfet)装置在3纳米(n3)及以下的技术节点的先进半导体装置中。
93.此处公开的多个实施例一般涉及制造具有多重图案化栅极以及其形成的结构的混合临界电压边界隔离的半导体装置。本发明实施例提供一种回蚀刻工艺以制造多重图案化栅极的混合临界电压边界隔离。回蚀刻工艺是使用牺牲层以允许从邻近的装置区(p型装置区)移除第一类型的功函数层(例如,n型功函数层)且不造成此装置区(n型装置区)中的金属栅极材料的损失。本发明实施例可避免金属栅极材料的损失以及防止金属栅极沿着n型/p型边界后退(retreat)。因此,本发明实施例可在n型与p型装置区两者中实现高临界电压,在诸如具有用于形成多重全绕式栅极结构的纳米线或纳米片的鳍式场效晶体管装置在3纳米及以下的技术节点并具有混合临界电压的半导体装置的临界电压水平与均匀度有更好的临界电压控制。此外,半导体装置的单元高度预算可由于最小化了金属栅极的横向材料的损失而得到节省。
94.前述大致概述了本公开所描述的多个实施例的一些面向。本公开描述的一些实施例是在鳍式场效晶体管装置的背景下描述的,且更明确地说,是在形成具有全绕式栅极结构的鳍式场效晶体管装置的多重图案化栅极的混合临界电压边界隔离的背景下描述的。p型与n型装置区中的全绕式栅极结构是使用牺牲层的回蚀刻工艺来形成。本公开也描述了一些例示性方法与结构的变化。本发明所属技术领域中技术人员将很容易理解,可在其他实施例的范围之内进行预期的其他修改。本公开的一些面向的实施例可用于其他工艺及/或其他装置中。综观各种示意图以及说明性的实施例,相似的参考标号用来表示相似的元件。尽管本方法的多个实施例可按照特定的顺序描述,本方法的各种其他实施例也可按照任何合乎逻辑的顺序执行,且可比本公开所描述的包含更少或更多的步骤。
95.图1是根据本公开的各种面向,示出形成半导体装置200的方法100的流程示意图。图2、图3、图4、图5、图6、图7a、图7b、图7c、图8a、图8b、图8c、图9a、图9b、图9c、图10a、图10b、图10c、图11a、图11b、图11c、图12a、图12b、图12c、图13a、图13b、图13c、图14a、图14b、图14c、图15a、图15b、图15c、图16a、图16b、图16c、图17a、图17b、图17c、图18a、图18b、图18c、图19a、图19b、图19c、图20a、图20b、图20c、图21a、图21b、图21c、图22a、图22b、图22c、图23a、图23b、图23c、图24a、图24b、图24c、图25a、图25b、图25c、图26a、图26b、图26c、图27a、图27b、图27c、图28a、图28b以及图28c是根据一些实施例,示出半导体装置在方法100的各种阶段的各种剖面示意图。下方将结合图2-图28c并参见半导体装置200来描述方法100的一些实施例。方法100仅为示例,且不意图将本公开作出除了权利要求中明确记载范围之外的限制。可在方法100之前、期间以及之后提供额外的操作步骤,且为了方法的额外实施例,一些描述的操作步骤可以被替换、移除、或移动。
96.参见图1以及图2,根据一些实施例,方法100包含操作步骤102,形成外延堆叠204于半导体装置200的基板202上方。图2为半导体装置200在形成外延堆叠204于基板202上方之后的剖面示意图。
97.基板202可为任意合适的基板,且可加工成各种部件。在一些实施例中,基板202可为半导体基板,诸如硅基板。在一些实施例中,基板202包含各种膜层,包括形成于半导体基板上的导电层或绝缘层。基板202可包含各种掺杂组成。例如,可形成不同的掺杂分布(例如,n型阱、p型阱)于基板202上被设计为不同装置类型(例如,n型场效晶体管、p型场效晶体管)的区域中。合适的掺杂可包含掺质的离子注入及/或扩散工艺。基板202一般来说具有隔离部件(例如,浅沟槽隔离(shallow trench isolation;sti)部件),其将提供不同装置类型的区域分隔开。基板202包含其他半导体,诸如锗或钻石。作为替代,基板202包含化合物半导体,诸如碳化硅(sic)、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟;合金半导体,诸如sige、gaasp、alinas、algaas、galnas、gainp、gainasp及/或其他合适的材料。此外,基板202可以可选地(optionally)包含外延层,其可为了增强性能进行应变(strained),其可包含绝缘体上覆硅(silicon-on-insulator;soi)结构及/或具有其他合适的增强部件。
98.外延堆叠204包含具有第一组成的第一外延层206并穿插具有第二组成的第二外延层208。第一外延层206以及第二外延层208的材料可基于提供不同蚀刻选择性的特性来作选择。在一些实施例中,第一组成不同于第二组成。在一些实施例中,第二外延层208包含与基板202相同的材料。在一些实施例中,第一外延层206与第二外延层208包含不同于基板202的材料。在一些示例中,第一外延层206包含sige而第二外延层208包含si。作为替代,在
一些实施例中,第一外延层206以及第二外延层208中的任何一者包含其他材料,诸如锗、化合物半导体材料,诸如sic、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟、合金半导体,诸如sige、gaasp、alinas、algaas、ingaas、ganp及/或gainasp、或上述的组合。在各种实施例中,第一外延层206以及第二外延层208实质上不含掺质(也就是说,具有小于约1
×
10
17
cm-3
的本质掺质浓度)。
99.如同将在下方进行更详细的描述,在一示例中,晶体管的通道纳米结构是使用第二外延层208各自形成。因此第二外延层208的厚度是基于例如制造考虑、晶体管性能考虑以及类似的考虑来作选择。在一示例中,第一外延层206的厚度是用于定义相邻的通道纳米结构之间的间距,且第一外延层206的各个厚度是基于例如制造考虑、晶体管性能考虑以及类似的考虑来作选择。在一些实施例中,第一外延层206以及第二外延层208具有不同的厚度。此外,第一外延层206的每个膜层之间可具有不同的厚度,而第二外延层208的每个膜层之间可具有不同的厚度。在一些实施例中,每个第一外延层206以及每个第二外延层208的厚度范围为数纳米至数十纳米。在一些实施例中,每个第一外延层206具有约10纳米至约20纳米的厚度。在一些实施例中,每个第二外延层208具有约5纳米至约12纳米的厚度。
100.外延层的数目是依据半导体装置200所需的通道纳米结构的数目来决定。在一些实施例中,第二外延层208的数目为2至10,以形成例如2至10个通道纳米结构。在一些实施例中,如图2所示出,外延堆叠204包含三层的第一外延层206以及三层的第二外延层208。
101.在一些实施例中,第一外延层206以及第二外延层208为一层一层自基板202的顶表面外延地成长。在一示例中,每个第一外延层206以及每个第二外延层208是通过分子束外延工艺(molecular beam epitaxy;mbe)、诸如金属有机化学气相沉积(metal organic chemical vapor deposition;mocvd)工艺的化学气相沉积(chemical vapor deposition;cvd)工艺及/或其他合适的外延成长工艺。外延成长造成第一外延层206以及第二外延层208具有与基板202相同的晶体排列。
102.同样如图2的示例所示出,形成硬掩模层209于外延堆叠204上方。在一些实施例中,硬掩模层209包含诸如氮化硅(sin)、氮碳化硅(sicn)、碳氧化硅(sioc)、氮碳氧化硅(siocn)、或上述的组合的介电材料。在一些实施例中,硬掩模层209是通过包含低压化学气相沉积(low pressure chemical vapor deposition;lpcvd)以及等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition;pecvd)的化学气相沉积、物理气相沉积(physical vapor deposition;pvd)、原子层沉积(atomic layer deposition;ald)、或其他合适的沉积工艺来形成。在一些实施例中,硬掩模层209可具有双层结构,包含垫(pad)氧化层以及形成于垫氧化层上方的垫氮化层。在一些实施例中,垫氧化层包含氧化硅,其可通过热氧化来形成。垫氮化层包含sin,其可通过包含低压化学气相沉积以及等离子体增强化学气相沉积的化学气相沉积、物理气相沉积、原子层沉积、或其他合适的沉积工艺来形成。硬掩模层209是用来保护基板202及/或外延堆叠204的多个部分,及/或是用来定义本公开下方所描述的图案(例如,鳍片)。
103.参见图1以及图3,根据一些实施例,方法100进行至操作步骤104,图案化外延堆叠204以形成多个装置鳍片(也被称作半导体鳍片)210a、210b。图3为图2的半导体装置200在形成装置鳍片210a、210b之后的剖面示意图。图3为半导体装置200在y轴切割(y-cut)的剖面示意图。在鳍式场效晶体管装置中,鳍片延伸于第一方向中且被称作x轴切割(x-cut)方
向,而金属栅极延伸于第二方向中且被称作y轴切割方向。因此,y轴切割方向的剖面示意图与金属栅极的长度方向平行,且与鳍片的长度方向垂直。
104.在一些实施例中,装置鳍片包含设置于半导体装置200的第一区域中的第一装置鳍片210a以及设置于半导体装置200的第二区域中的第二装置鳍片210b。在一些实施例中,第一区域为第一类型装置区,诸如n型金属-氧化物-半导体(n-type metal-oxide-semiconductor;nmos)区200a,而第二区域为第二类型装置区,诸如p型金属-氧化物-半导体(p-type metal-oxide-semiconductor;pmos)区200b。值得注意的是,尽管在n型金-氧-半区200a中示出了单个第一装置鳍片210a,而在p型金-氧-半区200b中示出了单个第二装置鳍片210b,在每个n型金-氧-半区200a以及每个p型金-氧-半区200b中可形成任意数目的装置鳍片。同样值得注意的是,尽管第一类型装置区被示出为n型金-氧-半区200a,而第二类型装置区被示出为p型金-氧-半区200b,第一类型装置区同样可为p型金-氧-半区,而第二类型装置区同样可为n型金-氧-半区。
105.第一装置鳍片210a以及第二装置鳍片210b在z方向中自基板202向上突出。在各种实施例中,每个第一装置鳍片210a以及每个第二装置鳍片210b都包含了鳍片基底202f以及在鳍片基底202f上的鳍片堆叠204f。鳍片基底202f是形成自基板202,而鳍片堆叠204f是形成自外延堆叠204。鳍片堆叠204f包含第一外延层206以及第二外延层208的多个部分。如图3所示出,第一装置鳍片210a以及第二装置鳍片210b沿着y方向彼此分隔。在一些实施例中,第一装置鳍片210a与第二装置鳍片210b之间的距离d1为约14纳米至约60纳米。当距离d1过大,最终形成的场效晶体管的密度可能会不必要的减少。
106.在一些实施例中,第一装置鳍片210a以及第二装置鳍片210b是使用包含光刻工艺以及蚀刻工艺的合适的工艺来进行制造。在光刻工艺期间,通过诸如旋转涂布(spin coating)将光刻胶层先形成至硬掩模层209。接着,根据图案的掩模曝光光刻胶层,并通过显影形成图案于光刻胶层中。具有图案的光刻胶层可用作图案化其他膜层的蚀刻掩模。在一些实施例中,是使用超紫外光光刻(extreme ultraviolet light lithography)工艺来执行光刻胶层的图案化。图案化的光刻胶层接着用来保护基板202的多个区域以及形成于其上的第一外延层206与第二外延层208,而蚀刻工艺会在未受到保护的区域形成沟槽214,沟槽214穿过硬掩模层209、穿过外延堆叠204以及进入基板202之中,从而留下第一装置鳍片210a以及第二装置鳍片210b。在一些示例中,沟槽214是使用诸如反应离子蚀刻(reactive ion etching;rie)的干式蚀刻、湿式蚀刻、或上述的组合来形成。
107.在各种其他的实施例中,第一装置鳍片210a以及第二装置鳍片210b可通过任意合适的方法来形成。举例来说,第一装置鳍片210a以及第二装置鳍片210b可使用一或多道的光刻工艺来图案化,包含双重图案化或多重图案化工艺。一般来说,双重图案化或多重图案化工艺结合了光刻工艺与自对准工艺,以创建出例如,比使用单一、直接光刻工艺所得的节距更小的图案。例如,在一实施例中,在基板上方形成牺牲层,并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。之后去除牺牲层,然后可以使用剩余的间隔物或心轴作为掩模以图案化外延堆叠204以提供第一装置鳍片210a以及第二装置鳍片210b。
108.参见图1以及图4,根据一些实施例,方法100进行至操作步骤106,形成隔离结构216于沟槽214中。图4示出图3的半导体装置200在形成隔离结构216之后的剖面示意图。
109.隔离结构216可包含一或多种介电材料。形成隔离结构216的介电材料的示例包括但不限于氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluoride-doped silicate glass;fsg)、低介电常数(low-k)介电材料及/或其他合适的介电材料。介电材料可通过任意合适的技术来沉积,诸如化学气相沉积、可流动化学气相沉积(flowable chemical vapor deposition;fcvd)、或旋转涂布,以填充沟槽214。在沉积工艺之后,对沉积的介电材料执行诸如化学机械抛光(chemical mechanical polishing;cmp)处理的平坦化处理,以自硬掩模层209的顶表面移除介电材料,因此隔离结构216可与硬掩模层209共平面。
110.参见图1以及图5,根据一些实施例,方法100进行至操作步骤108,形成介电鳍片218a、218b及218c(也被称作混合鳍片或隔离鳍片)于对应的隔离结构216之内。图5示出图4的半导体元件200在形成介电鳍片218a、218b及218c之后的剖面示意图。
111.不同于被配置来提供有源区的第一装置鳍片210a以及第二装置鳍片210b,介电鳍片218a、218b及218c为非活性的(inactive)鳍片且并未配置来形成有源区。介电鳍片218a、218b及218c定义了n型金-氧-半区200a以及p型金-氧-半区200b的边界,且因此作为末端盖(end-cap)鳍片。在如图5所示出的示例中,介电鳍片218a及218b位于n型金-氧-半区200a以及p型金-氧-半区200b各自的外边界,而介电鳍片218c位于n型金-氧-半区200a与p型金-氧-半区200b之间的边界。介电鳍片218c防止了形成于n型金-氧-半区200a中的n型场效晶体管以及形成于p型金-氧-半区200b中的p型场效晶体管的源极/漏极外延桥接(epi bridging)。在一些实施例中,介电鳍片218c放置于第一装置鳍片210a与第二装置鳍片200b的中间,例如,距离s1以及距离s2具有小于约20%的差值,以小于距离s1以及s2中任何一个的约10%。随着介电鳍片218c位于第一装置鳍片210a以及第二装置鳍片210b的中间,距离s1以及s2两者可维持在最小值,同时仍在p型场效晶体管与n型场效晶体管之间留有足够的间距,且因此可最大化所形成的场效晶体管的密度。
112.在一些实施例中,为了形成介电鳍片218a、218b及218c,首先使用光刻以及蚀刻工艺在各自的隔离结构216中形成多个沟槽。沟槽的底表面可高于或者与隔离结构216的底表面齐平。沟槽接着以一或多种介电材料填充,诸如氮碳化硅(sicn)、碳氧化硅(sioc)、氮碳氧化硅(siocn)、金属氧化物(例如氧化铪、氧化锆及氧化铝)及/或其他合适的介电材料,并使用诸如化学气相沉积、可流动化学气相沉积、物理气相沉积、或原子层沉积的沉积工艺。在沉积之后,可执行诸如化学机械抛光处理的平坦化处理以移除多于的介电材料。在进行平坦化处理之后,隔离结构216、介电鳍片218以及硬掩模层209可具有共平面的顶表面。
113.参见图1以及图6,根据一些实施例,方法100进行至操作步骤110,凹蚀隔离结构216以形成浅沟槽隔离(shallow trench isolation;sti)结构216p。图6示出图5的半导体装置在形成浅沟槽隔离结构216p之后的剖面示意图。
114.浅沟槽隔离结构216p围绕介电鳍片218a、218b及218c以及鳍片基底202f。在一些实施例中,凹蚀工艺包含干式蚀刻工艺、湿式蚀刻工艺、或上述的组合。在一些实施例中,控制了内凹的深度(例如,通过控制蚀刻时间)以使第一装置鳍片210a以及第二装置鳍片210b露出的上部部分能形成所需的高度。在一些实施例中,在凹蚀过后,浅沟槽隔离结构216p的顶表面可能低于或者与鳍片基底202f的顶表面齐平,使得凹蚀能露出鳍片堆叠204f的每个第一外延层206以及每个第二外延层208。
115.可同样在凹蚀隔离结构216之前、期间及/或之后移除硬掩模层209。在一些实施例
中,硬掩模层209是在凹蚀隔离结构216之前通过化学机械抛光处理来移除。在一些实施例中,硬掩模层209是通过用于凹蚀隔离结构216的蚀刻剂来移除。
116.凹蚀隔离结构216同样形成了多个沟槽219,沟槽219将第一装置鳍片210a以及第二装置鳍片210b与各自的介电鳍片218a、218b及218c分隔。在一些实施例中,每个第一装置鳍片210a以及第二装置鳍片210b具有范围为约20纳米至约100纳米的宽度w1,每个介电鳍片218a、218b以及218c具有范围为约3纳米至约30纳米的宽度w2,而每个沟槽219具有范围为约5纳米至约15纳米的宽度w3。第一装置鳍片210a以及第二装置鳍片210b的宽度w1对介电鳍片218a、218b以及218c的宽度w2的比例被设定为约4:1至约7:1。若比例过大,介电鳍片218a、218b以及218c可能太薄,不具有足够的机械强度。若比例过小,介电鳍片218a、218b以及218c可能太宽,并增加了鳍片节距(pitch)以及加大电路区。
117.参见图1、图7a、图7b以及图7c,根据一些实施例,方法100进行至操作步骤112,形成牺牲栅极结构220于第一装置鳍片210a、第二装置鳍片210b以及介电鳍片218a、218b及218c上方。图7a示出图6的半导体装置200在形成牺牲栅极结构220之后的剖面示意图。图7b示出图7a的半导体装置200沿着剖线x1-x1的剖面示意图。图7c示出图7a的半导体装置200沿着剖线x2-x2的剖面示意图。为了简单起见,图7a中只描述了单个牺牲栅极结构。然而,任意数目的牺牲栅极结构也在本公开的考虑范围内。
118.形成牺牲栅极结构220于第一装置鳍片210a、第二装置鳍片210b以及介电鳍片218a、218b及218c上方。在一些实施例中,牺牲栅极结构220是沿着第一装置鳍片210a、第二装置鳍片210b以及介电鳍片218a、218b及218c的侧壁设置,且设置于第一装置鳍片210a、第二装置鳍片210b以及介电鳍片218a、218b及218c的顶表面上方。在一些实施例中,牺牲栅极结构220包含牺牲栅极堆叠(222、224)以及沿着牺牲栅极堆叠(222、224)的侧壁形成的栅极间隔物226。根据本发明实施例,牺牲栅极堆叠(222、224)将在栅极后制(gate-last)工艺中与替代栅极堆叠作替换,以形成没有金属栅极材料损失的全绕式栅极结构,且在n型金-氧-半区200a以及p型金-氧-半区200b中的金属栅极具有出色的混合临界电压边界隔离。
119.牺牲栅极堆叠(222、224)在每个n型金-氧-半区200a以及p型金-氧-半区200b中定义了全绕式栅极装置的通道区。在一些实施例中,牺牲栅极堆叠(222、224)包含牺牲栅极电介质222以及位于牺牲栅极电介质222上方的牺牲栅极电极224。在一些实施例中,牺牲栅极电介质222更可包含牺牲栅极盖(sacrificial gate cap)于牺牲栅极电极224的顶部上。
120.在一些实施例中,牺牲栅极电介质222可由氧化硅、氮化硅、或氮氧化硅来形成。牺牲栅极电极224可由硅来形成,诸如多晶硅(polycrystalline silicon)或非晶硅(amorphous silicon)。在一些实施例中,牺牲栅极堆叠(222、224)是先通过毯覆地沉积牺牲栅极介电层于第一装置鳍片210a、第二装置鳍片210b、介电鳍片218a、218b及218c以及浅沟槽隔离结构216p上方来形成。牺牲栅极电极层接着毯覆地沉积于牺牲栅极介电层上,使得第一装置鳍片210a、第二装置鳍片210b以及介电鳍片218a、218b及218c完全地嵌入至牺牲栅极电极层中。在一些实施例中,牺牲栅极介电层的厚度范围为约1纳米至约5纳米。在一些实施例中,牺牲栅极电极层的厚度范围为约100纳米至约200纳米。在一些实施例中,对牺牲栅极电极层进行平坦化操作步骤。牺牲栅极介电层以及牺牲栅极电极层可通过使用包含低压化学气相沉积及等离子体增强化学气相沉积的化学气相沉积、物理气相沉积、原子层沉积、或其他合适的工艺来沉积。随后,使用光刻以及蚀刻工艺来图案化牺牲栅极介电层以
及牺牲栅极电极层。举例来说,形成光刻胶层(未绘出)于牺牲栅极电极层上方并通过光刻曝光与显影来光刻地图案化。光刻胶层中的图案随后通过至少一道的各向异性蚀刻被转移至牺牲栅极电极层以及牺牲栅极介电层之中,从而形成牺牲栅极堆叠(222、224)。各向异性蚀刻可为干式蚀刻,如反应离子蚀刻、湿式蚀刻、或上述的组合。若未完整地消耗,剩余的光刻胶层会在牺牲栅极堆叠(222、224)的形成之后通过诸如灰化(ashing)来移除。通过图案化牺牲栅极堆叠(222、224),在牺牲栅极堆叠(222、224)的两侧的第一外延层206以及第二外延层208的鳍片堆叠204f会被部分地露出,从而定义源极/漏极区。在本公开中,源极与漏极可以互相交换使用,且上述的结构实质上相同。
121.在一些实施例中,栅极间隔物226包含介电材料,诸如氧化物、氮化物、氮氧化物、或上述的组合。在一些实施例中,栅极间隔物226是由氮化硅所形成。在一些实施例中,栅极间隔物226的形成首先通过沉积顺应的栅极间隔物材料层于牺牲栅极堆叠(222、224)、第一装置鳍片210a、第二装置鳍片210b、介电鳍片218a、218b及218c以及浅沟槽隔离结构216p露出的表面上,并接着蚀刻栅极间隔物材料层以移除栅极间隔物材料层的水平部分。在一些实施例中,栅极间隔物材料层是通过例如化学气相沉积、等离子体增强化学气相沉积、或原子层沉积来沉积。在一些实施例中,栅极间隔物材料层是通过诸如反应离子蚀刻的干式蚀刻来蚀刻。栅极间隔物材料层存在于牺牲栅极堆叠(222、224)的侧壁上的多个垂直部分构成栅极间隔物226。
122.参见图1、图8a、图8b以及图8c,根据一些实施例,方法100进行至操作步骤114,移除第一装置鳍片210a与第二装置鳍片210b以及介电鳍片218a、218b及218c未被牺牲栅极结构220覆盖的多个部分以形成凹槽230。图8a示出图7a的半导体装置200在形成凹槽230之后的剖面示意图。图8b示出图8a的半导体装置200沿着剖线x1-x1的剖面示意图。图8c示出图8a的半导体装置200沿着剖线x2-x2的剖面示意图。
123.凹槽230露出基板202将要形成源极/漏极结构的位置。凹槽230可使用各向异性蚀刻工艺来形成,诸如等离子体蚀刻、反应离子蚀刻、或其他合适的干式蚀刻工艺。作为替代,各向异性蚀刻工艺可为湿式蚀刻工艺,其使用的蚀刻剂溶液为例如氨与过氧化氢水的混合物(ammonium hydroxide-peroxide water mixture;apm)、氢氧化四甲基胺(tetramethylammonium hydroxide;tmah)、氢氧化胺(nh4oh)、或其他的蚀刻剂。在一些实施例中,基板202同样被部分地蚀刻。因此,凹槽230的底表面可以与鳍片基底202f的顶表面齐平,或者低于鳍片基底202f的顶表面。
124.参见图1、图9a、图9b以及图9c,根据一些实施例,方法100进行至操作步骤116,横向地蚀刻第一外延层206以形成多个凹孔232。图9a示出图8a的半导体装置200在形成凹孔232之后的剖面示意图。图9b示出图9a的半导体装置200沿着剖线x1-x1的剖面示意图。图9c示出图9a的半导体装置200沿着剖线x2-x2的剖面示意图。
125.凹孔232形成于牺牲栅极结构220下方的第二外延层208之间。执行湿式蚀刻工艺以选择性地移除第一外延层206位于栅极间隔物226下方的多个部分。在一些实施例中,控制了第一外延层206的蚀刻量,使得横向蚀刻的距离不大于栅极间隔物226的宽度。根据形成第一外延层206以及第二外延层208的材料,湿式蚀刻工艺可使用的蚀刻剂诸如但不限于氢氧化胺(nh4oh)、氢氧化四甲基胺(tmah)、乙二胺邻苯二酚(ethylenediamine pyrocatechol;edp)或氢氧化钾(koh)溶液。作为替代,操作步骤116可先选择性地氧化在凹
层230中被露出的第一外延层206的横向末端,以增加第一外延层206与第二外延层208之间的蚀刻选择性。在一些示例中,氧化工艺可通过将半导体装置200暴露于湿式氧化工艺、干式氧化工艺、或上述的组合来执行。
126.参见图1、图10a、图10b以及图10c,根据一些实施例,方法100进行至操作步骤118,形成内间隔物层234于基板202上方。图10a示出图9a的半导体装置200在形成内间隔物层234之后的剖面示意图。图10b示出图10a的半导体装置200沿着剖线x1-x1的剖面示意图。图10c示出图10a的半导体装置200沿着剖线x2-x2的剖面示意图。
127.在一示例中,内间隔物层234为形成于第一外延层206以及第二外延层208的横向末端上的顺应的介电层。在一些实施例中,内间隔物层234包绕(wraps around)栅极间隔物226并填充凹孔232。内间隔物层234可包含氧化硅、氮化硅、碳化硅、氮碳化硅、碳氧化硅、氮碳氧化硅及/或其他合适的介电材料。内间隔物层234可通过原子层沉积或任意其他合适的方法来形成。通过顺应地形成内间隔物层234,凹孔232的尺寸会减少或者被完整地填充。
128.参见图1、图11a、图11b以及图11c,根据一些实施例,方法100进行至操作步骤120,形成内间隔物236于凹孔232中。图11a示出图10a的半导体装置200在形成内间隔物236之后的剖面示意图。图11b示出图11a的半导体装置200沿着剖线x1-x1的剖面示意图。图11c示出图11a的半导体装置200沿着剖线x2-x2的剖面示意图。
129.内间隔物填充凹孔232,接触第一外延层206的末端表面。执行蚀刻工艺以自第二外延层208的侧壁移除内间隔物层234的多个部分。残留于凹孔232中的内间隔物层234的多个部分构成内间隔物236。在一些实施例中,执行湿式蚀刻工艺并使用诸如缓冲氢氟酸(buffered hydrofluoric acid;bhf)、氢氟酸(hydrofluoric acid;hf)、氢氟硝酸(hydrofluoric nitric acid;hna)、磷酸(phosphoric acid)、经乙二醇稀释的氢氟酸(hf diluted by ethylene glycol;hfeg)、盐酸(hydrochloric acid;hcl)、或上述的组合的蚀刻剂。
130.参见图1、图12a、图12b以及图12c,根据一些实施例,方法100进行至操作步骤122,形成第一源极/漏极结构242于n型金-氧-半区200a中的凹槽230中,以及形成第二源极/漏极结构244于p型金-氧-半区200b中的凹槽230中。图12a示出图11a的半导体装置200在形成第一源极/漏极结构242以及第二源极/漏极结构244之后的剖面示意图。图12b示出图12a的半导体装置200沿着剖线x1-x1的剖面示意图。图12c示出图12a的半导体装置200沿着剖线x2-x2的剖面示意图。
131.在n型金-氧-半区200a中,第一源极/漏极结构242位于牺牲栅极结构220的相对两侧,与第二外延层208接触并通过内间隔物236与第一外延层206分隔。在p型金-氧-半区200b中,第二源极/漏极结构244位于牺牲栅极结构220的相对两侧,与第二外延层208接触并通过内间隔物236与第一外延层206分隔。
132.在一些实施例中,在n型金-氧-半区200a中的第一源极/漏极结构242包含用于n型场效晶体管的n型掺杂半导体材料,而在p型金-氧-半区200b中的第二源极/漏极结构244包含用于p型场效晶体管的p型掺杂半导体材料。在n型金-氧-半区200a中的第一源极/漏极结构242以及在p型金-氧-半区200b中的第二源极/漏极结构244可包含相同或不同的半导体材料。例示性的半导体材料包括但不限于硅锗(sige)、碳化硅(sic)、硅磷、锗、iii-v族化合物半导体以及ii-vi族化合物半导体。iii-v族化合物半导体的材料可包含inas、alas、
gaas、inp、gan、ingaas、inalas、gasb、alsb、alp、或gap。在一些示例中,在n型金-氧-半区200a中的第一源极/漏极结构242是由n型掺杂sic所形成,而在p型金-氧-半区200b中的第二源极/漏极结构244是由p型掺杂sige所形成。例示性的n型掺质包括但不限于p、as以及sb。例示性的p型掺质包括但不限于b、al、ga以及in。
133.在n型金-氧-半区200a中的第一源极/漏极结构242以及在p型金-氧-半区200b中的第二源极/漏极结构244可通过金属有机化学气相沉积、分子束外延、液相外延(liquid phase epitaxy;lpe)、气相外延(vapor phase epitaxy;vpe)、选择性外延成长(selective epitaxial growth;seg)、或上述的组合来独立地形成。第一源极/漏极结构242以及第二源极/漏极结构244可具有数个刻面(facets)。此外,第一源极/漏极结构242以及第二源极/漏极结构244可通过在外延成长期间进行原位(in-situ)掺杂及/或通过在外延成长之后进行注入来独立地掺杂。在一些情况中,第一源极/漏极结构242的顶表面以及第二源极/漏极结构244的顶表面可高于或者与鳍片堆叠204f中最上方的第二外延层208的顶表面齐平。
134.参见图1、图13a、图13b以及图13c,根据一些实施例,方法100进行至操作步骤124,形成层间介电(interlayer dielectric;ild)层250于第一源极/漏极结构242以及第二源极/漏极结构244上方。图13a示出图12a的半导体装置200在形成层间介电层250之后的剖面示意图。图13b示出图13a的半导体装置200沿着剖线x1-x1的剖面示意图。图13c示出图13a的半导体装置200沿着剖线x2-x2的剖面示意图。
135.在一些实施例中,层间介电层250包含低介电常数介电材料,诸如四乙氧基硅烷(tetraethylorthosilicate;teos)、未掺杂硅酸盐玻璃、或掺杂的氧化硅诸如硼磷硅酸盐玻璃(borophosphosilicate glass;bpsg)、熔融石英玻璃(fused silica glass;fsg)、磷硅酸盐玻璃(phosphosilicate glass,psg)、硼掺杂硅玻璃(boron doped silicon glass;bsg)、其他合适的介电材料、或上述的组合。层间介电层250可包含具有多个介电材料的多膜层结构,且可通过诸如化学气相沉积、可流动化学气相沉积、旋转涂布(spin-on coating)、其他合适的方法、或上述的组合的沉积工艺来形成。在一些实施例中,形成层间介电层250还包含执行化学机械抛光处理以平坦化层间介电层250的顶表面,使得牺牲栅极结构220的顶表面被露出。
136.参见图1、图14a、图14b以及图14c,根据一些实施例,方法100进行至操作步骤126,移除牺牲栅极电介质222以及牺牲栅极电极224以形成栅极沟槽254。图14a示出图13a的半导体装置200在形成栅极沟槽254之后的剖面示意图。图14b示出图14a的半导体装置200沿着剖线x1-x1的剖面示意图。图14c示出图14a的半导体装置200沿着剖线x2-x2的剖面示意图。
137.栅极沟槽254露出通道区中的第一装置鳍片210a以及第二装置鳍片210b。层间介电层250在牺牲栅极电介质222以及牺牲栅极电极224的移除期间保护了第一源极/漏极结构242以及第二源极/漏极结构244。牺牲栅极电介质222以及牺牲栅极电极224可使用一或多道选择性蚀刻工艺来移除。每道蚀刻工艺可为干式蚀刻、湿式蚀刻、或上述的组合。在牺牲栅极电极224为多晶硅而层间介电层250为氧化硅的情况中,可使用诸如氢氧化四甲基胺(tmah)溶液的湿式蚀刻剂以选择性地移除牺牲栅极电极224。牺牲栅极电介质222随后使用等离子体干式蚀刻及/或湿式蚀刻来移除。
138.参见图1、图15a、图15b以及图15c,根据一些实施例,方法100进行至操作步骤128,
移除第一外延层206以使用剩余的第二外延层208形成第一通道纳米结构256a于n型金-氧-半区200a中,以及形成第二通道纳米结构256b于p型金-氧-半区200b中。图15a示出图14a的半导体装置200在形成第一通道纳米结构256a于n型金-氧-半区200a中以及形成第二通道纳米结构256b于p型金-氧-半区200b中之后的剖面示意图。图15b示出图15a的半导体装置200沿着剖线x1-x1的剖面示意图。图15c示出图15a的半导体装置200沿着剖线x2-x2的剖面示意图。
139.可使用能选择性地蚀刻第一外延层206而非第二外延层208的蚀刻剂来移除或蚀刻第一外延层206。在一些实施例中,选择性的移除工艺包含使用诸如臭氧(ozone)的合适的氧化剂(oxidizer)来氧化第一外延层206。随后,氧化的第一外延层206可被选择性地自栅极沟槽254移除。在一些其他的实施例中,选择性移除工艺包含干式蚀刻工艺。在一些实施例中,当第二外延层208包含硅而第一外延层206包含硅锗时,第一外延层206可通过在约500℃至约700℃的温度下使用盐酸气体,或者使用cf4、sf6及chf3的混合气体来选择性地移除。内间隔物236作为蚀刻停止层以在栅极沟槽254中的第一外延层206的移除期间保护第一源极/漏极结构242以及第二源极/漏极结构244。因此,剩余的第二外延层208在n型金-氧-半区200a中形成第一通道纳米结构256a,且在p型金-氧-半区200b中形成第二通道纳米结构256b。第一通道纳米结构256a以及第二通道纳米结构256b可为纳米线或纳米片。
140.第一外延层206的移除同样形成了多个空间258于第一通道纳米结构256a与第二通道纳米结构256b之间。空间258定义了相邻的第一通道纳米结构256a与第二通道纳米结构256b之间的(多个)间距。在一些实施例中,相邻的第一通道纳米结构256a与第二通道纳米结构256b之间的(多个)间距为约10纳米至约20纳米。
141.参见图1、图16a、图16b以及图16c,根据一些实施例,方法100进行至操作步骤130,形成栅极介电层(260、262)。图16a示出图15a的半导体装置200在形成栅极介电层(260、262)之后的剖面示意图。图16b示出图16a的半导体装置200沿着剖线x1-x1的剖面示意图。图16c示出图16a的半导体装置200沿着剖线x2-x2的剖面示意图。
142.在一些实施例中,栅极介电层(260、262)包含多个膜层。在一示例中,栅极介电层(260、262)包含界面层260以及高介电常数栅极介电层262。在一些实施例中,界面层260包绕n型金-氧-半区200a中的每个第一通道纳米结构256a以及包绕p型金-氧-半区200b中的每个第二通道纳米结构256b。高介电常数栅极介电层262包绕各自的界面层260。值得注意的是,位于各自的第一通道纳米结构256a与第二通道纳米结构256b之间的空间258被减少。
143.在一些实施例中,界面层260包含介电材料,诸如氧化硅。在一些实施例中,界面层260是通过化学氧化或热氧化第一通道纳米结构256a、第二通道纳米结构256b以及基板202的表面部分来形成。作为替代,在一些实施例中,界面层260是通过使用原子层沉积、化学气相沉积及/或其他合适的方法沉积介电材料来形成。因此,界面层260同样沉积于介电鳍片218a、218b及218c被栅极沟槽254露出的多个部分上。
144.在一些实施例中,高介电常数栅极介电层262包含具有大于氧化硅的介电常数的高介电常数介电材料。高介电常数介电材料的示例包括但不限于氧化铪(hfo2)、氧化铪硅(hfsio)、氮氧化铪硅(hfsion)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、氧化锆(zro2)、氧化铝(al2o3)、氧化钛(tio2)以及氧化铪-氧化铝(hfo
2-al2o3)合金。高介电常数栅极介电层262可通过化学气相沉积、原子层沉积、或其他合适的方法来形成。在一些实
施例中,高介电常数栅极介电层262是使用诸如原子层沉积的顺应的沉积工艺来形成,以确保高介电常数栅极介电层262在每个第一通道纳米结构256a以及第二通道纳米结构256b周围具有均匀的厚度。
145.参见图1、图17a、图17b以及图17c,根据一些实施例,方法100进行至操作步骤132,顺应地沉积牺牲层264于高介电常数栅极介电层262上。图17a示出图16a的半导体装置200在形成牺牲层264之后的剖面示意图。图17b示出图17a的半导体装置200沿着剖线x1-x1的剖面示意图。图17c示出图17a的半导体装置200沿着剖线x2-x2的剖面示意图。
146.牺牲层264设置于n型金-氧-半区200a以及p型金-氧-半区200b两者中的沟槽219、栅极沟槽254以及空间258中。在一些实施例中,控制牺牲层264的厚度,使得在沟槽219中牺牲层264在第一通道纳米结构256a及第二通道纳米结构256b与介电鳍片218a、218b及218c之间的多个部分被合并,而在空间258中牺牲层264在相邻的第一通道纳米结构256a与第二通道纳米结构256b之间的多个部分并未被合并。因此,牺牲层264完全地填充各自的第一通道纳米结构256a及第二通道纳米结构256b与对应的介电鳍片218a、218b及218c之间的间隙(gap),但不填充相邻的第一通道纳米结构256a与第二通道纳米结构256b之间的间隙。
147.牺牲层264可包含对高介电常数栅极介电层262来说能被选择性地蚀刻的材料。在一些实施例中,牺牲层264包含诸如氧化硅、氧化铝、或氧化锆的氧化物,或者包含诸如氮化硅或氮化钛的氮化物。在一些实施例中,牺牲层264是通过诸如化学气相沉积或原子层沉积的顺应的沉积工艺来沉积。
148.参见图1、图18a、图18b以及图18c,根据一些实施例,方法100进行至操作步骤134,凹蚀牺牲层264使得最上方的第一通道纳米结构256a及第二通道纳米结构256b的上部部分以及介电鳍片218a、218b及218c的上部部分被露出。图18a示出图17a的半导体装置200在凹蚀牺牲层264之后的剖面示意图。图18b示出图18a的半导体装置200沿着剖线x1-x1的剖面示意图。图18c示出图18a的半导体装置200沿着剖线x2-x2的剖面示意图。
149.在一些实施例中,执行诸如湿式蚀刻的各向同性蚀刻以凹蚀牺牲层264。在凹蚀之后,牺牲层264的顶表面可低于或者与n型金-氧-半区200a中的最上方的第一通道纳米结构256a的顶表面以及p型金-氧-半区200b中的最上方的第二通道纳米结构256b的顶表面齐平。牺牲层264的顶表面可同样低于介电鳍片218a、218b及218c的顶表面。在一些实施例中,牺牲层264的顶表面位于介电鳍片218a、218b及218c的顶表面下方约3纳米至约5纳米。
150.参见图1、图19a、图19b以及图19c,根据一些实施例,方法100进行至操作步骤136,沉积硬掩模层266于介电鳍片218a、218b及218c、最上方的第一通道纳米结构256a以及最上方的第二通道纳米结构256b的露出的部分上方,以及沉积于牺牲层264上。第19a图示出图18a的半导体装置200在沉积硬掩模层266之后的剖面示意图。图19b示出图19a的半导体装置200沿着剖线x1-x1的剖面示意图。图19c示出图19a的半导体装置200沿着剖线x2-x2的剖面示意图。
151.硬掩模层266可包含对牺牲层264以及高介电常数栅极介电层262来说能被选择性地蚀刻的材料。在一些实施例中,硬掩模层266包含氧化硅、氧化铝、氧化锆、氮化硅、或氮化钛。硬掩模层266可通过诸如化学气相沉积或原子层沉积的顺应的沉积工艺来沉积。
152.参见图1、图20a、图20b以及图20c,根据一些实施例,方法100进行至操作步骤138,蚀刻硬掩模层266以形成图案化硬掩模层266p。图20a示出图19a的半导体装置200在形成图
案化硬掩模层266p之后的剖面示意图。图20b示出图20a的半导体装置200沿着剖线x1-x1的剖面示意图。图20c示出图20a的半导体装置200沿着剖线x2-x2的剖面示意图。
153.图案化硬掩模层266p覆盖牺牲层264在p型金-氧-半区200b中的部分,而露出牺牲层264在n型金-氧-半区200a中的另一部分。在一些实施例中,如图20a所示出,图案化硬掩模层266p在p型金-氧-半区200b的边界的介电鳍片218b及218c上方具有边缘266e。
154.在一些实施例中,在蚀刻硬掩模层266之前,形成图案化掩模层270以覆盖p型金-氧-半区200b,但露出n型金-氧-半区200a。在一示例中,图案化掩模层270包含图案化光刻胶层且通过光刻工艺形成。在另一示例中,图案化掩模层270包含图案化抗反射涂层(anti-reflective coating;arc)。图案化抗反射涂层是通过沉积抗反射材料层来形成,通过光刻工艺形成图案化光刻胶层,以及通过图案化光刻胶层蚀刻抗反射材料层以形成图案化掩模层270。随后,移除硬掩模层266在n型金-氧-半区200a中被图案化掩模层270露出的部分,但使硬掩模层266在p型金-氧-半区200b中保持不变。在一些实施例中,执行硬掩模层266的移除是使用各向异性蚀刻工艺,其可包含干式蚀刻、湿式蚀刻、或上述的组合。在图案化硬掩模层266p的形成之后,通过诸如等离子体蚀刻的蚀刻工艺来移除图案化掩模层270。
155.参见图1、图21a、图21b以及图21c,根据一些实施例,方法100进行至操作步骤140,移除牺牲层264在n型金-氧-半区200a中未被图案化硬掩模层266p覆盖的部分。图21a示出图20a的半导体装置200在蚀刻牺牲层264之后的剖面示意图。图21b示出图21a的半导体装置200沿着剖线x1-x1的剖面示意图。图21c示出图21a的半导体装置200沿着剖线x2-x2的剖面示意图。
156.从n型金-氧-半区200a中移除牺牲层264重新露出了高介电常数栅极介电层262在n型金-氧-半区200a中的部分。在一些实施例中,通过蚀刻工艺移除牺牲层264在n型金-氧-半区200a中未被图案化硬掩模层266p覆盖的部分。蚀刻工艺可包含对图案化硬掩模层266p来说具有足够蚀刻选择性的各向同性蚀刻工艺,以在蚀刻工艺期间最小化图案化硬掩模层266p的侧壁的损失。因此,在蚀刻之后,维持了p型金-氧-半区200b中图案化硬掩模层266p与其下方的牺牲层264之间的边界。在一些实施例中,执行湿式蚀刻工艺以选择性地蚀刻牺牲层264但实质上不影响高介电常数栅极介电层262以及图案化硬掩模层266p。牺牲层264在p型金-氧-半区200b中的剩余部分在本公开被称作牺牲层部分264p。
157.参见图1、图22a、图22b以及图22c,根据一些实施例,方法100进行至操作步骤142,移除图案化硬掩模层266p。图22a示出图21a的半导体装置200在移除图案化硬掩模层266p之后的剖面示意图。图22b示出图22a的半导体装置200沿着剖线x1-x1的剖面示意图。图22c示出图22a的半导体装置200沿着剖线x2-x2的剖面示意图。
158.图案化硬掩模层266p的移除露出了残留在p型金-氧-半区200b中的牺牲层部分264p。在一些实施例中,图案化硬掩模层266p是通过蚀刻工艺来移除,其可为干式蚀刻、湿式蚀刻、或上述的组合。在一些实施例中,执行诸如反应离子蚀刻的干式蚀刻以自结构移除图案化硬掩模层266p。
159.参见图1、图23a、图23b以及图23c,根据一些实施例,方法100进行至操作步骤144,形成例如n型功函数层272的第一类型功函数层于n型金-氧-半区200a中以及形成于p型金-氧-半区200b中。图23a示出图22a的半导体装置200在形成n型功函数层272之后的剖面示意图。图23b示出图23a的半导体装置200沿着剖线x1-x1的剖面示意图。图23c示出图23a的半
导体装置200沿着剖线x2-x2的剖面示意图。
160.n型功函数层272是形成作顺应层,并设置于高介电常数栅极介电层262、牺牲层部分264p以及介电鳍片218a、218b及218c上方。在n型金-氧-半区200a中,n型功函数层272包绕第一通道纳米结构256a。在p型金-氧-半区200b中,因为牺牲层部分264p封住了第二通道纳米结构256b与对应的介电鳍片218b及218c之间的间隙,n型功函数层272仅存在于牺牲层部分264p的顶部上。控制n型功函数层272的厚度,使得在n型金-氧-半区200a中n型功函数层272在介电鳍片218a及218c的侧壁上以及第一通道纳米结构256a的侧壁上的多个部分将介电鳍片218a及218c与第一通道纳米结构256a合并;然而,n型功函数层272在每个第一通道纳米结构256a的顶表面及底表面上的多个部分并未将相邻的第一通道纳米结构256a合并。因此,在n型金-氧-半区200a中,n型功函数层272完全地填充第一通道纳米结构256a与相邻的介电鳍片(也就是说,介电鳍片218a及128c)之间的间隙,但仅部分地填充相邻的第一通道纳米结构256a之间的每个空间258,从而留下气隙274(air gap)于每个相邻的第一通道纳米结构256a之间。在一些实施例中,气隙274在x方向中具有不小于约3纳米的长度l,在y方向中具有约10纳米至约100纳米的宽度w,以及在z方向中具有约0.1纳米至约5纳米的高度h。由于空气具有低介电常数(约为1),位于相邻的第一通道纳米结构256a之间的气隙274有助于减少所形成的n型场效晶体管的电阻电容延迟(rc delay)以及启动性能(boot performance)。
161.n型功函数层272适用于调整形成于n型金-氧-半区200a中的n型场效晶体管的临界电压vt1。在一些实施例中,n型功函数层272包含碳化钛铝(tialc)、钛铝(tial)、碳化钽铝(taalc)、碳化钽(tac)、碳硅化钽铝(taalsic)、或碳硅化钛铝(tialsic)。在各种实施例中,n型功函数层272可通过顺应的沉积方法来形成,诸如通过原子层沉积或化学气相沉积。
162.参见图1、图24a、图24b以及图24c,根据一些实施例,方法100进行至操作步骤146,移除n型功函数层272在p型金-氧-半区200b中的部分。图24a示出图23a的半导体装置200在从p型金-氧-半区200b移除n型功函数层272之后的剖面示意图。图24b示出图24a的半导体装置200沿着剖线x1-x1的剖面示意图。图24c示出图24a的半导体装置200沿着剖线x2-x2的剖面示意图。
163.在一些实施例中,在从p型金-氧-半区200b移除n型功函数层272的部分之前,形成图案化掩模层280以覆盖n型金-氧-半区200a,但露出p型金-氧-半区200b。在一示例中,图案化掩模层280包含图案化光刻胶层且通过光刻工艺形成。在另一示例中,图案化掩模层280包含图案化抗反射涂层。图案化抗反射涂层是通过沉积抗反射材料层来形成,通过光刻工艺形成图案化光刻胶层,以及通过图案化光刻胶层蚀刻抗反射材料层以形成图案化掩模层280。图案化掩模层280与n型金-氧-半区200a及p型金-氧-半区200b之间的介电鳍片218c部分地重叠。在一些实施例中,图案化掩模层280在n型金-氧-半区200a与p型金-氧-半区200b的边界线具有侧壁280s。
164.随后,移除n型功函数层272在p型金-氧-半区200b中被图案化掩模层280露出的部分,但使在n型金-氧-半区200a中的n型功函数层272保持不变。在一些实施例中,移除n型功函数层272在p型金-氧-半区200b中的部分是使用各向异性蚀刻工艺。各向异性蚀刻可为诸如反应离子蚀刻的干式蚀刻、湿式蚀刻、或上述的组合。
165.在本发明实施例中,由于牺牲层部分264p的存在防止了n型功函数层272沉积至p
型金-氧-半区200b中的第二通道纳米结构256b与末端盖鳍片(也就是说,介电鳍片218b及218c)之间的间隙之中,因为从p型金-氧-半区200b中的第二通道纳米结构256b与末端盖鳍片(也就是说,介电鳍片218b及218c)之间的间隙完整移除n型功函数材料需要强力蚀刻,但强力蚀刻将导致n型功函数材料在n型金-氧-半区200a中的过蚀刻,通过实施本发明实施例则不再需要强力蚀刻。因此,避免了功函数材料在n型金-氧-半区200a中的过蚀刻所造成的栅极金属损失。剩余的n型功函数层272的末端可因此维持在n型金-氧-半区200a与p型金-氧-半区200b的边界。在一些实施例中,如图24a所示出,在蚀刻之后,剩余的n型功函数层272的末端位于介电鳍片218a及218c的顶部上。
166.参见图1、图25a、图25b以及图25c,根据一些实施例,方法100进行至操作步骤148,移除在p型金-氧-半区200b中的牺牲层部分264p。图25a示出图24a的半导体装置200在从p型金-氧-半区200b移除牺牲层部分264p之后的剖面示意图。图25b示出图25a的半导体装置200沿着剖线x1-x1的剖面示意图。图25c示出图25a的半导体装置200沿着剖线x2-x2的剖面示意图。
167.如图25a所示出,自第二通道纳米结构256b与对应的介电鳍片218b及218c之间的沟槽219移除牺牲层部分264p,以及自第二通道纳米结构256b之间的空间258移除牺牲层部分264p。自p型金-氧-半区200b移除牺牲层部分264p因而重新露出p型金-氧-半区200b中的高介电常数栅极介电层262。在一些实施例中,牺牲层部分264p是通过蚀刻工艺来移除。在一些实施例中,执行湿式蚀刻以选择性地蚀刻牺牲层部分264p但实质上不影响高介电常数栅极介电层262。在牺牲层部分264p的移除之后,图案化掩模层280通过诸如等离子体蚀刻自结构来移除。
168.参见图1、图26a、图26b以及图26c,根据一些实施例,方法100进行至操作步骤150,形成例如p型功函数层282的第二类型功函数层于n型金-氧-半区200a以及p型金-氧-半区200b中。图26a示出图25a的半导体装置200在形成p型功函数层282于n型功函数层272以及高介电常数栅极介电层262上方之后的剖面示意图。图26b示出图26a的半导体装置200沿着剖线x1-x1的剖面示意图。第26c图示出图26a的半导体装置200沿着剖线x2-x2的剖面示意图。
169.p型功函数层282是顺应地沉积于p型金-氧-半区200b中的高介电常数栅极介电层262上以及于n型金-氧-半区200a中的n型功函数层272上。在p型金-氧-半区200b中,p型功函数层282包绕高介电常数栅极介电层262。控制p型功函数层282的厚度,使得在p型金-氧-半区200b中p型功函数层282在介电鳍片218b及218c的侧壁上以及第二通道纳米结构256b的侧壁上的多个部分将介电鳍片218b及218c与第二通道纳米结构256b合并;然而,p型功函数层282在每个第二通道纳米结构256b的顶表面及底表面上的多个部分并未将相邻的第二通道纳米结构256b合并。因此,在p型金-氧-半区200b中,p型功函数层282完全地填充第二通道纳米结构256b与相邻的介电鳍片(也就是说,介电鳍片218b及128c)之间的间隙,但仅部分地填充相邻的第二通道纳米结构256b之间的每个空间258。因此形成气隙274于每个相邻的第二通道纳米结构256b之间。由于空气具有低介电常数(约为1),位于相邻的第二通道纳米结构256b之间的气隙274有助于减少所形成的p型场效晶体管的电阻电容延迟以及启动性能。
170.在一些实施例中,p型功函数层282同样完全地填充栅极沟槽254。在一些其他的实
施例中,如图26b以及图26c所示出,p型功函数层282仅部分地填充栅极沟槽254。因此,在p型功函数层282的沉积之后,可沉积导电填充材料层284于p型功函数层282上以完全地填充栅极沟槽254。
171.p型功函数层282是用来调整形成于p型金-氧-半区200b中的p型场效晶体管的临界电压vt2。在一些实施例中,p型功函数层282包含氮化钛(tin)、氮碳化钨(wcn)、氮硅化钛(tisin)、或氮化钽(tan)。在各种实施例中,p型功函数层282可通过顺应的沉积方法来形成,诸如原子层沉积或化学气相沉积。
172.在p型功函数层282的沉积之后,可执行诸如化学机械抛光的平坦化处理以从层间介电层250的顶表面移除导电填充材料层284、p型功函数层282、n型功函数层272以及高介电常数栅极介电层262。层间介电层250、高介电常数栅极介电层262、n型功函数层272、p型功函数层282以及导电填充材料层284的顶表面因而彼此共平面。
173.参见图1、图27a、图27b图以及图27c,根据一些实施例,方法100进行至操作步骤152,形成栅极盖(gate cap)286。图27a示出图26a的半导体装置200在形成栅极盖286之后的剖面示意图。图27b示出图27a的半导体装置200沿着剖线x1-x1的剖面示意图。图27c示出图27a的半导体装置200沿着剖线x2-x2的剖面示意图。
174.栅极盖286包含形成于n型金-氧-半区200a中的高介电常数栅极介电层262、n型功函数层272、p型功函数层282以及导电填充材料层284上方的第一部分;以及形成于p型金-氧-半区200b中的高介电常数栅极介电层262、p型功函数层282以及导电填充材料层284上方的第二部分。在一些实施例中,栅极盖286是先通过凹蚀高介电常数栅极介电层262、n型功函数层272、p型功函数层282以及导电填充材料层284来形成,以使高介电常数栅极介电层262、n型功函数层272、p型功函数层282以及导电填充材料层284的顶表面低于栅极间隔物226的顶表面,并接着沉积介电材料于高介电常数栅极介电层262、n型功函数层272、p型功函数层282以及导电填充材料层284的内凹表面上方。可随后执行化学机械抛光以从层间介电层250的顶表面移除沉积的介电材料,从而提供栅极盖286具有与层间介电层250的顶表面共平面的顶表面。
175.因此,形成了n型场效晶体管于n型金-氧-半区200a中。n型场效晶体管包括多个彼此分隔的第一通道纳米结构256a、第一栅极结构(包含了第一栅极堆叠及栅极盖286位于第一栅极堆叠上方的第一部分)以及紧邻第一通道纳米结构256a的第一源极/漏极结构242。第一栅极堆叠包含环绕每个第一通道纳米结构256a的第一部分以及位于n型金-氧-半区200a中的最上方的第一通道纳米结构256a上方及位于栅极沟槽254的第一部分中的第二部分。第一栅极堆叠的第一部分包含高介电常数栅极介电层262环绕每个第一通道纳米结构256a的第一部分以及位于高介电常数栅极介电层262上方并环绕每个第一通道纳米结构256a的n型功函数层272。气隙274存在于每两个相邻的第一通道纳米结构256a之间。第一栅极堆叠的第二部分包含高介电常数栅极介电层262位于栅极沟槽254的第一部分的侧壁及底表面上的第二部分、位于高介电常数栅极介电层262的第二部分上的n型功函数层272、p型功函数层282的第一部分以及导电填充材料层284的第一部分。
176.因此,形成了p型场效晶体管于p型金-氧-半区200b中。p型场效晶体管包括多个彼此分隔的第二通道纳米结构256b、第二栅极结构(包含了第二栅极堆叠及栅极盖286位于第二栅极堆叠上方的第二部分)以及紧邻第二通道纳米结构256b的第二源极/漏极结构244。
第二栅极堆叠包含环绕每个第二通道纳米结构256b的第一部分以及位于p型金-氧-半区200b中的最上方的第二通道纳米结构256b上方及位于栅极沟槽254的第二部分中的第二部分。第二栅极堆叠的第一部分包含高介电常数栅极介电层262环绕每个第二通道纳米结构256b的第三部分以及位于高介电常数栅极介电层262的第二部分上方并环绕每个第二通道纳米结构256b的p型功函数层282。气隙274存在于每两个相邻的第二通道纳米结构256b之间。第二栅极堆叠的第二部分包含高介电常数栅极介电层262位于栅极沟槽254的第二部分的侧壁及底表面上的第四部分、位于高介电常数栅极介电层262的第二部分上的n型功函数层272、p型功函数层282的第二部分以及导电填充材料层284的第二部分。
177.介电鳍片218c设置于n型金-氧-半区200a与p型金-氧-半区200b的边界,以将n型场效晶体管与p型场效晶体管彼此分隔。n型功函数层272在介电鳍片218c的顶部上具有边缘。
178.参见图1、图28a、图28b以及图28c,根据一些实施例,方法100进行至操作步骤154,形成接触件(292、294、296及298)以提供n型金-氧-半区200a中的n型场效晶体管以及p型金-氧-半区200b中的p型场效晶体管电性连接。图28a示出图27a的半导体装置200在形成接触件(292、294、296及298)之后的剖面示意图。图28b示出图28a的半导体装置200沿着剖线x1-x1的剖面示意图。图28c示出图28a的半导体装置200沿着剖线x2-x2的剖面示意图。
179.接触件包含与n型金-氧-半区200a中的第一栅极堆叠(260、262、272、282及284)接触的第一栅极接触件292、与p型金-氧-半区200b中的第二栅极堆叠(260、262、282及284)接触的第二栅极接触件294、与n型金-氧-半区200a中的第一源极/漏极结构242接触的第一源极/漏极接触件296以及与p型金-氧-半区200b中的第二源极/漏极结构244接触的第二源极/漏极接触件298。在一些实施例中,接触件(292、294、296及298)可通过先沉积介电层290于层间介电层250、栅极盖286以及栅极间隔物226上方来形成。接着通过一或多道蚀刻工艺形成接触件开口,其包含延伸穿过介电层290与栅极盖286的栅极接触件开口以及延伸穿过介电层290与层间介电层250的源极/漏极接触件开口。随后,沉积导电材料以填充接触件开口并形成各种栅极接触件(292及294)以及源极/漏极接触件(296及298)。在一些实施例中,在沉积导电材料之前,可沿着接触件开口的侧壁以及底表面沉积扩散阻挡(barrier)层,以防止导电材料的扩散。
180.本公开的一面向是关于半导体装置。半导体装置包含多个第一通道纳米结构,彼此分隔并位于第一装置区中,以及包含多个第二通道纳米结构,彼此分隔并位于第二装置区中。半导体装置还包含多个介电鳍片,包括第一介电鳍片,位于第一装置区与第二装置区之间的共享边界(shared boundary)、第二介电鳍片,位于第一装置区相对共享边界的边界以及第三介电鳍片,位于第二装置区相对共享边界的边界。半导体装置还包含栅极介电层,围绕每个第一通道纳米结构及每个第二通道纳米结构,且位于第一介电鳍片、第二介电鳍片及第三介电鳍片上方。半导体装置还包含第一功函数层,围绕每个第一通道纳米结构,且位于栅极介电层、第一介电鳍片及第二介电鳍片上方。半导体装置还包含第二功函数层,围绕每个第二通道纳米结构,且位于栅极介电层、第一介电鳍片、第二介电鳍片、第三介电鳍片及第一功函数层上方。第一间隙存在于每个相邻的第一通道纳米结构之间,而第二间隙存在于每个相邻的第二通道纳米结构之间。
181.在半导体装置中,第一功函数层在第一介电鳍片上方具有边缘。在半导体装置中,
第一功函数层包含了n型功函数材料,而第二功函数层包括p型功函数材料。在半导体装置中,第一功函数层将第一通道纳米结构与第一介电鳍片及第二介电鳍片合并。在半导体装置中,第二功函数层将第二通道纳米结构与第一介电鳍片及第三介电鳍片合并。在半导体装置中,栅极介电层包括界面层以及位于界面层上方的高介电常数栅极介电层。半导体装置还包含多个第一源极/漏极结构,于所述第一通道纳米结构的相对两侧;以及多个第二源极/漏极结构,于所述第二通道纳米结构的相对两侧。
182.本公开的另一面向是关于半导体装置。半导体装置包含基板、多个第一通道纳米结构,设置于基板的第一装置区中,并以第一间距彼此分隔以及多个第二通道纳米结构,设置于基板的第二装置区中,并以第二间距彼此分隔。半导体装置还包含第一介电鳍片,设置于第一装置区与第二装置区之间的边界,第一介电鳍片以第三间距与每个第一通道纳米结构的第一末端分隔,第一介电鳍片以第四间距与每个第二通道纳米结构的第一末端分隔。半导体装置还包含第二介电鳍片,设置于第一装置区的边界,第二介电鳍片以第五间距与每个第一通道纳米结构相对第一末端的第二末端分隔。半导体装置还包含第三介电鳍片,设置于第二装置区的边界,第三介电鳍片以第六间距与每个第二通道纳米结构相对第一末端的第二末端分隔。半导体装置还包含了栅极介电层,围绕每个第一通道纳米结构及每个第二通道纳米结构,且位于第一介电鳍片、第二介电鳍片及第三介电鳍片上方。半导体装置还包含了第一功函数层,围绕每个第一通道纳米结构,且位于栅极介电层、第一介电鳍片及第二介电鳍片上方,其中第一功函数层完全地填充第三间距及第五间距但部分地填充第一间距。半导体装置还包含了第二功函数层,围绕每个第二通道纳米结构,且位于栅极介电层、第一介电鳍片、第二介电鳍片、第三介电鳍片及第一功函数层上方,其中第二功函数层完全地填充第四间距及第六间距但部分地填充第二间距。
183.在半导体装置中,第一功函数层与第一介电鳍片部分地重叠。在半导体装置中,第三间距、第四间距、第五间距及第六间距的每一个的范围为约5纳米至约15纳米。在半导体装置中,第一间距及第二间距的每一个的范围为约10纳米至约20纳米。在半导体装置中,第一功函数层包括碳化钛铝(tialc)、钛铝(tial)、碳化钽铝(taalc)、碳化钽(tac)、碳硅化钽铝(taalsic)、或碳硅化钛铝(tialsic)。在半导体装置中,第二功函数层包括氮化钛(tin)、氮碳化钨(wcn)、氮硅化钛(tisin)、或氮化钽(tan)。半导体装置还包含了多个第一源极/漏极结构,于所述第一通道纳米结构的相对两侧;以及多个第二源极/漏极结构,于所述第二通道纳米结构的相对两侧,其中所述第一源极/漏极结构及所述第二源极/漏极结构以内间隔物与栅极介电层分隔。半导体装置还包含了多个源极/漏极接触件结构接触所述第一源极/漏极结构以及所述第二源极/漏极结构。
184.本公开的另一面向是关于半导体装置的形成方法。半导体装置的形成方法包含形成多个第一通道纳米结构于基板的第一装置区中,且形成多个第二通道纳米结构于基板的第二装置区中。半导体装置的形成方法还包含形成第一介电鳍片、第二介电鳍片及第三介电鳍片于第一装置区与第二装置区的边界,其中所述第一通道纳米结构设置于第一介电鳍片与第二介电鳍片之间,而所述第二通道纳米结构设置于第一介电鳍片与第三介电鳍片之间。半导体装置的形成方法还包含沉积栅极介电层以围绕每个第一通道纳米结构及每个第二通道纳米结构,且位于第一介电鳍片、第二介电鳍片及第三介电鳍片上方。半导体装置的形成方法还包含沉积牺牲层于第一装置区及第二装置区中的栅极介电层上方以围绕每个
第一通道纳米结构及每个第二通道纳米结构,且位于第一介电鳍片、第二介电鳍片及第三介电鳍片上方,牺牲层将所述第一通道纳米结构与第一装置区中的第一介电鳍片及第二介电鳍片合并,且将所述第二通道纳米结构与第二装置区中的第一介电鳍片及第三介电鳍片合并。半导体装置的形成方法还包含凹蚀牺牲层以提供内凹牺牲层,从而露出所述第一通道纳米结构的最上方的第一通道纳米结构的顶部,且露出所述第二通道纳米结构的最上方的第二通道纳米结构的顶部。半导体装置的形成方法还包含移除第一装置区中的内凹牺牲层的一部分。半导体装置的形成方法还包含沉积第一功函数层于第一装置区及第二装置区中以围绕每个第一通道纳米结构,且位于第二装置区中的内凹牺牲层的剩余部分、第一介电鳍片、第二介电鳍片及第三介电鳍片上方,其中第一功函数层将所述第一通道纳米结构与第一介电鳍片及第二介电鳍片合并,但不与相邻的所述第一通道纳米结构合并。半导体装置的形成方法还包含移除第二装置区中的第一功函数层的一部分。半导体装置的形成方法还包含移除内凹牺牲层的剩余部分。半导体装置的形成方法还包含沉积第二功函数金属层于第一装置区及第二装置区中以围绕每个第二通道纳米结构,且位于第一装置区中的第一功函数层的剩余部分上,并位于第一介电鳍片、第二介电鳍片及第三介电鳍片上方,其中第二功函数层将第二通道纳米结构与第一介电鳍片及第三介电鳍片合并,但不与相邻的所述第二通道纳米结构合并。
185.在半导体装置的形成方法中,移除第一装置区中的内凹牺牲层的部分包含形成硬掩模层于栅极介电层、内凹牺牲层、第一介电鳍片、第二介电鳍片及第三介电鳍片上方;蚀刻硬掩模层以形成图案化硬掩模层覆盖第二装置区中的内凹牺牲层的部分,并露出第一装置区中的内凹牺牲层的部分;以及蚀刻第一装置区中的内凹牺牲层的露出部分。半导体装置的形成方法还包含在沉积第一功函数层之前,自第二装置区移除图案化硬掩模层。在半导体装置的形成方法中,移除第二装置区中的第一功函数层的部分包含了使用图案化掩模蚀刻第一功函数层,第一功函数层的剩余部分在第一介电鳍片上方具有侧壁。半导体装置的形成方法还包含了形成多个第一源极/漏极结构于所述第一通道纳米结构的相对两侧;以及形成多个第二源极/漏极结构于所述第二通道纳米结构的相对两侧。
186.以上概述数个实施例的特征,以使本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。本发明所属技术领域中技术人员应理解,可轻易地以本发明实施例为基础,设计或修改其他工艺和结构,以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解,此类等效的结构并无悖离本发明的精神与范围,且可在不违背本发明的精神和范围下,做各式各样的改变、取代和替换。因此,本发明的保护范围当视随附的权利要求所界定为准。
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