肖特基晶体管、二极管、冷源半导体结构及其制备方法

1.本发明涉及半导体技术领域，尤其涉及一种肖特基晶体管、二极管、冷源半导体结构及其制备方法。


背景技术：

2.当前集成电路技术所面临的一个巨大挑战就是如何在缩减尺寸的同时降低功耗，但是由于电路所需的电源电压无法随着器件尺寸的缩小进行同步按比例缩小，导致功耗问题突出。这个问题不论在晶体管还是二极管中都存在，在晶体管中，比如mosfet，主要体现为亚阈值摆幅存在60mv/dec的极限；在二极管中，比如pn结二极管，主要体现为理想因子为1的极限，这都是由于半导体结构的物理原理所决定的极限，导致现有半导体结构的肖特基势垒较高，开态电流较小。


技术实现要素：

3.本发明提供一种肖特基晶体管、二极管、冷源半导体结构及其制备方法，能够降低半导体结构接触的肖特基势垒，提升开态电流。
4.本发明提供一种冷源半导体结构，包括：重掺杂p型区、金属区和轻掺杂n型区，所述金属区连接于所述重掺杂p型区与所述轻掺杂n型区之间；且所述金属区为硅化铂，所述轻掺杂n型区邻近所述金属区的一端掺杂有硫离子。
5.根据本发明提供的一种冷源半导体结构，所述硫离子的掺杂量可调，以调节所述金属区与所述轻掺杂n型区接触的肖特基势垒高度，具体包括：所述硫离子的掺杂量越大，所述肖特基势垒高度越小。
6.根据本发明提供的一种冷源半导体结构，所述肖特基势垒高度与所述硫离子的掺杂量满足函数：
[0007][0008]
其中，h为所述肖特基势垒高度，单位为ev；d为所述硫离子的掺杂量，单位为1e13cm-2
。
[0009]
根据本发明提供的一种冷源半导体结构，所述重掺杂p型区与所述金属区接触的肖特基势垒高度为0.1～0.2ev。
[0010]
根据本发明提供的一种冷源半导体结构，所述金属区与所述轻掺杂n型区接触的肖特基势垒高度为0.1～0.2ev。
[0011]
根据本发明提供的一种冷源半导体结构，所述重掺杂p型区和所述轻掺杂n型区的衬底材质为硅。
[0012]
本发明还提供一种上述的冷源半导体结构的制备方法，包括：
[0013]
形成金属铂层；
[0014]
采用硅衬底形成重掺杂p型区并沉积于所述金属铂层的一侧；
[0015]
采用硅衬底形成轻掺杂n型区，并在所述轻掺杂n型区的一端注入硫离子；将所述
轻掺杂n型区注入硫离子的一端沉积于所述金属铂层背向所述重掺杂p型区的一侧；
[0016]
进行热退火。
[0017]
本发明还提供一种肖特基晶体管，包括：
[0018]
上述的冷源半导体结构，所述轻掺杂n型区为沟道区；
[0019]
漏区，所述沟道区设置于所述金属区与所述漏区之间；
[0020]
栅极介质，设置于所述沟道区的上侧和/或下侧；
[0021]
源极，设置于所述重掺杂p型区；
[0022]
漏极，设置于所述漏区；
[0023]
栅极，设置于所述栅极介质上。
[0024]
根据本发明提供的一种肖特基晶体管，所述金属区的功函数为 5.0ev，且所述金属区的长度为10nm，所述金属区的厚度为10nm；
[0025]
和/或，所述栅极介质的材质为氧化铪，且所述栅极介质的厚度为1.5nm。
[0026]
本发明还提供一种二极管，包括上述的冷源半导体结构。
[0027]
本发明提供的肖特基晶体管、二极管、冷源半导体结构及其制备方法，通过金属区连接于重掺杂p型区与轻掺杂n型区之间，以形成半导体-金属-半导体架构的冷源结构，且金属区为硅化铂，轻掺杂 n型区邻近金属区的一端掺杂有硫离子，能够降低半导体结构接触的肖特基势垒，提升开态电流。
[0028]
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
[0029]
为了更清楚地说明本发明或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0030]
图1是本发明提供的冷源半导体结构的结构示意图；
[0031]
图2是本发明提供的冷源半导体结构三个区域没有接触时x方向的能带结构图；
[0032]
图3是本发明提供的没有掺杂硫离子情况下冷源半导体结构三个区域接触时的能带结构图；
[0033]
图4是本发明提供的掺杂硫离子情况下冷源半导体结构三个区域接触时x方向的能带结构图；
[0034]
图5是本发明提供的掺杂硫离子情况下冷源半导体结构三个区域接触时的能带结构图；
[0035]
图6是本发明提供的肖特基势垒高度与硫离子的掺杂量的函数关系示意图；
[0036]
图7是本发明提供的冷源半导体结构的制备方法的流程图；
[0037]
图8是本发明提供的肖特基晶体管的结构示意图；
[0038]
图9是本发明提供的二极管的结构示意图；
[0039]
附图标记：
[0040]
1：重掺杂p型区；2：金属区；3：轻掺杂n型区；4：漏区； 5：栅极介质；6：正极；7：负
极。
具体实施方式
[0041]
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0042]
在本发明实施例的描述中，需要说明的是，术语“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明实施例的限制。
[0043]
在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明实施例中的具体含义。
[0044]
在本发明实施例中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
[0045]
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明实施例的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
[0046]
下面结合图1-图9描述本发明的肖特基晶体管、二极管、冷源半导体结构及其制备方法。
[0047]
根据本发明第一方面的实施例，如图1所示，本发明提供的冷源半导体结构，主要包括：重掺杂p型区1、金属区2和轻掺杂n型区 3。其中，金属区2连接于重掺杂p型区1与轻掺杂n型区3之间，以形成半导体-金属-半导体架构的冷源结构，且金属区2为硅化铂 (ptsi)，轻掺杂n型区3邻近金属区2的一端掺杂有硫离子。
[0048]
需要说明的是，本发明将金属区2注入重掺杂p型区1与轻掺杂 n型区3的pn结中作为整个结构的冷源，可以实现冷源的效果，具体包括：利用轻掺杂n型区3半导体的带隙，可以对于外部电极注入的电子玻尔兹曼分布进行调节，使得电子玻尔兹曼分布中高能区域的电子被过滤掉，实现更陡的亚阈值摆幅，从而实现冷源注入；并且如图3和图5所示，通过注入的金属区2可以将重掺杂p型区1与轻掺杂n型区3的pn结构中原有很高的一个pn结势垒
φ0(势垒高度接近于si的带隙宽度)降低为两个比较小的肖特基势垒高度φ1和φ2，从而能够提高注入电流。其中，φ1为重掺杂p型区1与金属区(ptsi) 接触的肖特基势垒高度；φ2为金属区(ptsi)与轻掺杂n型区3接触的肖特基势垒高度。
[0049]
并且本发明通过金属区2采用硅化铂这种金属硅化物，可以使得两个肖特基势垒高度φ1和φ2都得到调制，进一步降低至0.1～0.2ev；通过轻掺杂n型区3邻近金属区2的一端掺杂有硫离子，可以进一步显著地降低肖特基势垒高度φ2，如图5所示。
[0050]
具体地，当重掺杂p型区1与金属区(ptsi)接触时，可以自然形成0.1～0.2ev的肖特基势垒高度φ1；并且通过在轻掺杂n型区3 邻近金属区(ptsi)的一端掺杂有硫离子，硫离子会在金属区(ptsi) 与轻掺杂n型区3的接触界面形成聚集，从而在界面形成接近于导带的杂质能级，进一步显著地降低肖特基势垒高度φ2，并且肖特基势垒高度φ2可以根据硫离子的掺杂量进行调节，从而改善开态电流。
[0051]
因此，本发明实施例的冷源半导体结构，通过金属区2连接于重掺杂p型区1与轻掺杂n型区3之间，以形成半导体-金属-半导体架构的冷源结构，且金属区2为硅化铂，轻掺杂n型区3邻近金属区2 的一端掺杂有硫离子，能够有效降低半导体结构接触的肖特基势垒，提升开态电流。
[0052]
请继续参照图2和图4，图2示出的是冷源半导体结构三个区域没有接触时x方向的能带结构图，其中，三个区域分别是重掺杂p 型区1，金属区(ptsi)，轻掺杂n型区3(即本征区)，e
fp
为重掺杂 p型区1空穴的等效费米能级，w
fp
为重掺杂p型区1的功函数，w
fm
为金属区2的功函数，w
fn
为轻掺杂n型区3的功函数，e
fn
为轻掺杂n型区3电子的等效费米能级；图4示出的是掺杂硫离子情况下冷源半导体结构三个区域接触时x方向的能带结构图，其中，e
fs
标明的是硫离子形成的表面杂质能级的位置。通过对比可知，本发明通过在轻掺杂n型区3掺杂硫离子，并利用硫离子在金属区(ptsi)与轻掺杂n型区3的界面形成聚集，可以在界面形成接近于导带的杂质能级，见e
fs
，从而降低接触的肖特基势垒高度φ2。
[0053]
并且参照图3和图5，图3示出的是没有掺杂硫离子情况下冷源半导体结构三个区域接触时的能带结构图，其中，ec为导带底，ev 为价带顶，当冷源半导体结构三个区域接触时，通过金属区(ptsi) 可以将重掺杂p型区1与轻掺杂n型区3的pn结构中原有很高的一个pn结势垒φ0降低为两个比较小的肖特基势垒高度φ1和φ2；图5 示出的是掺杂硫离子情况下冷源半导体结构三个区域接触时的能带结构图，通过对比可知，本发明通过在轻掺杂n型区3掺杂硫离子，并利用硫离子在金属区(ptsi)与轻掺杂n型区3的界面形成聚集，从而在界面形成接近于导带的杂质能级，可以使得原本的肖特基势垒势垒φ2进一步降低，降低效果显著。
[0054]
根据本发明的一个实施例，参照图6所示，通过调节硫离子的掺杂量，可以调节金属区2与轻掺杂n型区3接触的肖特基势垒高度φ2，具体包括：硫离子的掺杂量越大，肖特基势垒高度φ2越小。因此，本发明实施例可以通过增大硫离子的掺杂量，可以进一步降低肖特基势垒高度φ2，从而进一步提升开态电流。
[0055]
根据本发明的一个实施例，如图6所示，肖特基势垒高度φ2与硫离子的掺杂量满足函数：
[0056][0057]
其中，h为肖特基势垒高度φ2，单位为ev；d为硫离子的掺杂量，单位为1e13cm-2
(即
和φ2，从而能够提高注入电流。
[0073]
根据本发明的一个实施例，冷源半导体结构的轻掺杂n型区3 (即沟道区)的掺杂浓度为1e15cm-3
，长度为20nm，厚度为10nm。具体数值可根据实际工况进行调节。
[0074]
根据本发明的一个实施例，漏区4为n型重掺杂漏区，材料是硅，掺杂浓度为1e19cm-3
，长度为20nm，厚度为10nm。具体数值可根据实际工况进行调节。
[0075]
根据本发明的一个实施例，栅极介质5的材质为氧化铪，且栅极介质5的厚度为1.5nm。并且，本发明肖特基晶体管可以包括两个栅极，两个栅极分别设置在两个栅极介质5上，这样，在双栅的作用下，栅控能力得到有效提升，器件能较好地导通和关闭。
[0076]
在本示例中，源极设置于重掺杂p型区1的左端，漏极设置于漏区4的右端；栅极介质5设置于沟道区的上下两侧，并且栅极的功函数为4.5ev。
[0077]
根据本发明的一个实施例，上述实施例的冷源半导体结构和漏区 4设置于衬底上，衬底的材质可以为硅。
[0078]
根据本发明第四方面的实施例，如图9所示，本发明还提供一种二极管，主要包括衬底和上述的冷源半导体结构，冷源半导体结构设置于衬底上，衬底的材质可以为硅。
[0079]
本发明实施例的二极管通过上述实施例的冷源半导体结构，能够降低接触的肖特基势垒，提升开态电流。
[0080]
根据本发明的一个实施例，二极管的重掺杂p型区1的左端连接有正极6，二极管的轻掺杂n型区3的右端连接有负极7，便于与外接电路进行连接。
[0081]
因此，本发明通过将ptsi作为金属应用在半导体-金属-半导体架构的冷源结构中，并且在轻掺杂n型区中掺杂硫离子，可以有效降低接触的肖特基势垒，提升开态电流，此外，通过调节硫离子的掺杂量可以调节肖特基势垒高度的特性，从而改善开态电流。
[0082]
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。