半导体结构及其制备方法与流程

1.本公开涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。


背景技术：

2.动态随机存储器(dynamic random access memory，简称dram)是计算机等电子设备中常用的半导体存储器，其由多个存储单元构成。其中，存储单元包括：存储电容器、以及与存储电容器电连接的晶体管。晶体管包括栅极、源极和漏极。晶体管的栅极用于与字线电连接。晶体管的源极用于构成位线接触区，以通过位线接触结构与位线电连接。晶体管的漏极用于构成存储节点接触区，以通过存储节点接触结构与存储电容器电连接。
3.在晶体管采用垂直型环绕式栅极晶体管(vertical gate all around transistor，简称vgaa transistor)的存储器器件中，采用埋入式字线和埋入式位线可以简化阵列器件到电容器之间的结构(例如位线接触结构)。然而，目前的埋入式位线仍存在电阻较大且位线接触结构制程复杂的问题。


技术实现要素：

4.基于此，有必要针对现有技术中的埋入式位线的电阻较大以及位线接触结构制程复杂的问题提供一种半导体结构及其制备方法。
5.一种半导体结构的制备方法，包括以下步骤。提供衬底，在衬底内形成第一沟槽。在第一沟槽内形成保护层，保护层覆盖第一沟槽的侧壁和底部。刻蚀第一沟槽底部的保护层和衬底，形成第二沟槽。在第二沟槽底部形成钝化层。刻蚀第二沟槽的侧壁形成凹槽，在凹槽内形成介质层。
6.在一些实施例中，凹槽连通相邻的第二沟槽。
7.在一些实施例中，介质层包括金属层；在凹槽内形成介质层，包括：在凹槽内填充金属层。
8.在一些实施例中，介质层包括金属硅化物层和金属层；在凹槽内形成介质层，包括：形成覆盖凹槽侧壁和底部的金属硅化物层；形成覆盖金属硅化物层的金属层。
9.在一些实施例中，在第二沟槽底部形成钝化层，包括：对暴露于第二沟槽底部的衬底进行等离子体注入，以使部分衬底转变为钝化层。
10.在一些实施例中，第二沟槽的侧壁采用各向异性蚀刻工艺进行刻蚀。
11.在一些实施例中，第二沟槽的侧壁在第一方向上的刻蚀尺寸大于其在第二方向上的刻蚀尺寸；其中，第一方向为垂直于第二沟槽侧壁的方向，第二方向为垂直于衬底的方向。
12.在一些实施例中，第二沟槽的侧壁在第一方向上的刻蚀尺寸大于第二沟槽在第二方向上的高度；其中，第一方向为垂直于第二沟槽侧壁的方向，第二方向为垂直于衬底的方向。
13.在一些实施例中，凹槽包括位线沟槽；在凹槽内形成介质层，包括：在凹槽内形成
位线。
14.在一些实施例中，所述制备方法还包括：在第一沟槽内填充绝缘材料；回刻填充绝缘材料后的衬底，形成字线沟槽；在字线沟槽内形成字线。
15.基于同样的发明构思，本公开实施例还提供了一种半导体结构，该半导体结构可以通过前述一些实施例中的制备方法制备形成。
16.半导体结构包括：衬底、保护层以及介质层。衬底内设有第一沟槽以及位于第一沟槽下方的凹槽。保护层覆盖第一沟槽的侧壁。介质层填充凹槽。
17.在一些实施例中，半导体结构还包括：位于凹槽底部的钝化层。介质层还覆盖钝化层。
18.在一些实施例中，凹槽包括位线沟槽；介质层包括位线。
19.在一些实施例中，位线包括金属线；或，位线包括覆盖凹槽侧壁和底部的金属硅化物层，以及覆盖金属硅化物层的金属层。
20.在一些实施例中，位线的下表面沿第一方向呈波浪状延伸。
21.在一些实施例中，半导体结构还包括：设置于第一沟槽内的绝缘层，以及多个平行间隔设置的字线。其中，位线沿第一方向延伸；字线位于位线上方，并沿第三方向延伸；第三方向与第一方向相交。相邻字线通过绝缘层绝缘，且字线和位线之间通过绝缘层绝缘。
22.本公开实施例中，可以在衬底内形成第一沟槽，并在第一沟槽内形成覆盖第一沟槽的侧壁和底部的保护层。接下来，可以刻蚀第一沟槽底部的保护层和衬底，以形成第二沟槽。然后，在刻蚀第二沟槽的侧壁形成凹槽以及在凹槽内形成介质层之前，可以在第二沟槽的底部形成钝化层。这样可以在形成凹槽时，利用钝化层有效保护第二沟槽底部的衬底，并利于确保凹槽沿垂直于第二沟槽侧壁的方向形成。
23.由上，本公开实施例提供了一种方便于沟槽底部制备其他层结构(即介质层)的方法，可以通过控制第二沟槽的深度以确保介质层的结构尺寸，并通过刻蚀第二沟槽侧壁的方式形成凹槽后填充的方式获得介质层，以使得介质层位于第一沟槽底部，并与第一沟槽所围成的部分直接接触。并且，在制备介质层的过程中，利用保护层可以有效保护第一沟槽的侧壁，利用钝化层可以有效保护第二沟槽底部的衬底部分，从而可以避免介质层的制备会对衬底及第一沟槽的侧壁产生其他影响。
24.基于此，在将本公开实施例提供的上述制备方法应用于dram中之后，介质层可以制备为埋入式位线。第一沟槽侧壁所围成的部分包括vgaa的有源部分，凹槽为位线沟槽。这样在形成凹槽之后，可以在凹槽内形成介质层，以形成位线，并确保该位线位于vgaa有源部分的下方并与vgaa的有源部分相连接，从而无需制备位线接触结构；也即：可以从dram的制备过程中消除位线接触结构这一制程，以简化dram的制备工艺。并且，上述制备方法中，位线可以通过在凹槽内填充介质材料形成，方便于对位线的形成材料进行选择，以形成电阻较小的位线，从而有利于提升dram的电学性能。
附图说明
25.为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以
根据这些附图获得其他的附图。
26.图1为一实施例中提供的一种存储单元的结构示意图；
27.图2为一实施例中提供的一种半导体结构中位线和字线的分布示意图；
28.图3为一实施例中提供的一种半导体结构的制备方法的流程图；
29.图4～图20分别为一实施例中提供的一种半导体结构的制备方法中各步骤所得结构沿a-a’向及b-b’向的剖面图；并且，图19及图20亦为一实施例中一种半导体结构的结构示意图。
30.附图标记说明：
31.100-存储单元；11-衬底；111-浅沟槽隔离结构；12-第一沟槽；
32.13-保护层；14-第二沟槽；15-钝化层；16-凹槽；17-介质层；
33.10-位线；20-柱状结构；201-源极；202-导电沟道；203-漏极；
34.30-字线；31-绝缘层；310-绝缘材料；g-字线沟槽；40-存储电容。
具体实施方式
35.为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
36.除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
37.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且第二掺杂类型可以为p型。
38.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
39.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
40.这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。
41.环绕式栅极晶体管在可微缩、高性能以及低功耗等方面更具优势，被认为是下一代集成电路关键核心技术。以垂直型环绕式栅极晶体管为例，该晶体管在垂直方向上具有更多的集成自由度，可以有效减少其所占平面面积，也更易于实现多层器件间的垂直堆叠，以及通过全新的布线方式来进一步增加集成密度。
42.请参阅图1，本公开一些实施例提供了一种半导体结构，该半导体结构例如包括dram中的存储单元100。存储单元100包括：垂直型环绕式栅极晶体管，以及位于垂直型环绕式栅极晶体管上方并与之相连接的存储电容40。其中，垂直型环绕式栅极晶体管可以为柱状结构20，柱状结构20包括自下而上设置的源极201、导电沟道202和漏极203。源极201与位线10相连接。漏极203与存储电容40相连接。导电沟道202的外围设置有字线30，且导电沟道202和字线30之间设有栅介质层(图1中未示出)。字线30中位于导电沟道202外围周侧的部分可以作为垂直型环绕式栅极晶体管的栅极使用。
43.需要补充的是，请结合图1和图2理解，如上所述的存储单元100可以在基底上呈阵列状分布，且每一行的存储单元100与一条字线30对应连接，每一列的存储单元100与一条位线10相连接，以构成半导体结构。其中，多条位线10平行间隔分布，且每一条位线10沿第一方向(例如为图2中的x方向)延伸，多条字线30平行间隔分布，且每一条字线30沿第三方向(例如为图2中的y方向)延伸。
44.在晶体管采用垂直型环绕式栅极晶体管(vgaa)的存储器器件中，采用埋入式字线和埋入式位线可以简化阵列器件到电容器之间的结构(例如位线接触结构)。然而，目前的埋入式位线仍存在电阻较大且位线接触结构制程复杂的问题。
45.本公开实施例提供一种半导体结构的制备方法，该制备方法可以应用于dram的制备。并且，采用本公开实施例中的半导体结构的制备方法可以解决目前埋入式位线仍存在电阻较大且位线接触结构制程复杂的问题。
46.请参阅图3，本公开实施例提供的半导体结构的制备方法包括步骤s10～s50。
47.s10，提供衬底，在衬底内形成第一沟槽。
48.s20，在第一沟槽内形成保护层，保护层覆盖第一沟槽的侧壁和底部。
49.s30，刻蚀第一沟槽底部的保护层和衬底，形成第二沟槽。
50.s40，在第二沟槽底部形成钝化层。
51.s50，刻蚀第二沟槽的侧壁形成凹槽，在凹槽内形成介质层。
52.在一些示例中，凹槽可以为dram中的位线沟槽，介质层可以为导电层。在凹槽内形成介质层即可以表现为：在凹槽内形成位线。但并不仅限于此，介质层也可以用于形成其他导电结构。
53.在另一些示例中，凹槽可以用于形成导电结构之外其他类型的底部线性结构，例如介质层可以为绝缘层，在凹槽内形成介质层即可以表现为：在凹槽内形成底部隔离结构。
54.本公开实施例中，可以在衬底内形成第一沟槽，并在第一沟槽内形成覆盖第一沟槽的侧壁和底部的保护层。接下来，可以刻蚀第一沟槽底部的保护层和衬底，以形成第二沟槽。然后，在刻蚀第二沟槽的侧壁形成凹槽以及在凹槽内形成介质层之前，可以在第二沟槽的底部形成钝化层。这样可以在形成凹槽时，利用钝化层有效保护第二沟槽底部的衬底，并利于确保凹槽沿垂直于第二沟槽侧壁的方向形成。
55.由上，本公开实施例提供了一种方便于沟槽底部制备其他层结构(即介质层)的方法，可以通过控制第二沟槽的深度以确保介质层的结构尺寸，并通过刻蚀第二沟槽侧壁的方式形成凹槽后填充的方式获得介质层，以使得介质层位于第一沟槽底部，并与第一沟槽所围成的部分直接接触。并且，在制备介质层的过程中，利用保护层可以有效保护第一沟槽的侧壁，利用钝化层可以有效保护第二沟槽底部的衬底部分，从而可以避免介质层的制备会对衬底及第一沟槽的侧壁产生其他影响。
56.基于此，在将本公开实施例提供的上述制备方法应用于dram中之后，介质层例如可以制备为埋入式位线。例如，第一沟槽侧壁所暴露的部分包括vgaa的有源部分(即柱状结构20)，凹槽为位线沟槽。这样在形成凹槽之后，可以在凹槽内形成介质层，以形成位线，并确保该位线可以位于vgaa有源部分的下方并与vgaa的有源部分相连接，从而无需制备位线接触结构；也即：可以从dram的制备过程中消除位线接触结构这一制程，以简化dram的制备工艺。并且，上述制备方法中，位线可以通过在凹槽内填充介质材料形成，方便于对位线的形成材料进行选择，以形成电阻较小的位线，从而有利于提升dram的电学性能。
57.以下结合图4～图17，对本公开实施例中半导体结构的制备方法在dram中的应用进行了详细描述。
58.在步骤s10中，请参阅图4和图5，提供衬底11，在衬底11内形成第一沟槽12。
59.可以理解的是，在衬底11内形成第一沟槽12之前，还可以在衬底11内形成浅沟槽，并于浅沟槽内形成浅沟槽隔离结构111；也即，提供的衬底11可以包括浅沟槽隔离结构111。其中，浅沟槽隔离结构111可以在衬底11上隔离出多个有源区。接下来，可以去除衬底11位于有源区内的部分材料以及部分浅沟槽隔离结构111，以在衬底11内形成第一沟槽12，第一沟槽12例如沿第三方向延伸，第三方向例如为y方向。
60.示例地，衬底11包括但不仅限于硅衬底、锗衬底、硅锗衬底或氮化硅衬底。
61.示例地，浅沟槽隔离结构111包括但不仅限于氧化物，例如氧化硅。
62.本公开实施例中，在形成第一沟槽12之时，vgaa中柱状结构20的部分侧壁可以暴露于第一沟槽12内。示例地，第一沟槽12的深度等于柱状结构20的高度。这也就是说，可以用柱状结构20的高度来限制第一沟槽12的形成深度。
63.在形成第一沟槽12之后，半导体结构的制备方法还包括：对柱状结构20的下部和上部分别进行离子注入，以形成源极、漏极及位于源极和漏极之间的导电沟道。其中，源极
位于柱状结构20的下部，漏极位于柱状结构20的上部。形成源极和漏极所需注入的离子类型不同，本公开实施例对此不作具体限定。此外，形成源极和漏极所需注入离子的深度，可以根据实际需求选择设置。
64.在步骤s20中，请参阅图6和图7，在第一沟槽12内形成保护层13，保护层13覆盖第一沟槽12的侧壁和底部。
65.示例地，保护层13包括但不仅限于氮化物，例如氮化硅。
66.示例地，保护层13还覆盖柱状结构20以及浅沟槽隔离结构111的顶部及裸露于第一沟槽12内的侧壁。这也就是说，可以在形成第一沟槽12后的所得结构一侧直接沉积形成保护层13。
67.可选地，保护层13的沉积方式包括但不仅限于物理气相沉积(physical vapor deposition，简称pvd)、化学气相沉积(chemical vapor deposition，简称cvd)或原子层沉积(atomic layer deposition，简称ald)。
68.本公开实施例中，通过形成保护层13可以在后续的刻蚀过程中对衬底11上不需要被刻蚀的结构进行保护，例如对第一沟槽12的侧壁进行保护，以避免这些结构在刻蚀过程中受到损伤。
69.在步骤s30中，请参阅图8和图9，刻蚀第一沟槽12底部的保护层13和衬底11，形成第二沟槽14。
70.在形成第一沟槽12和保护层13之后，可以先将位于第一沟槽12底部的保护层13去除，以暴露出位于第一沟槽12下方的衬底11，然后可以在第一沟槽12的基础上继续刻蚀衬底11，以形成第二沟槽14。
71.示例地，去除位于第一沟槽12底部的保护层13的方式可以采用干法刻蚀的方式，这样可以精确控制刻蚀区域及刻蚀方向，以避免覆盖第一沟槽12侧壁的保护层13被同步刻蚀。
72.此外，可选地，在去除位于第一沟槽12底部的保护层13的过程中，也可以同步刻蚀去除覆盖柱状结构20顶部的保护层13部分。
73.示例地，第二沟槽14通过去除衬底11位于第一沟槽12底部的部分形成，第二沟槽14的形成深度可以匹配待形成介质层的高度设置。可选地，第一沟槽12和第二沟槽14的深度之和小于浅沟槽隔离结构111的高度。这样在形成介质层之后，还便于利用浅沟槽隔离结构111对相邻的介质层进行有效隔离。例如，在介质层用于形成位线时，还可以利用浅沟槽隔离结构111隔离相邻的位线，以避免相邻位线之间发生电性耦合的情况。
74.在步骤s40中，请参阅图10和图11，在第二沟槽14底部形成钝化层15。
75.在一些实施例中，在第二沟槽14底部形成钝化层15，包括：对暴露于第二沟槽14底部的衬底11进行等离子体注入，以使部分衬底11转变为钝化层15。
76.示例地，可以采用硼离子对衬底11进行等离子体注入，以使部分衬底11转变为钝化层15。应当理解，钝化层15即为注入的离子和衬底11共同形成的结构，例如在衬底11为硅衬底时，钝化层15即为硼和硅共同形成的结构，即在硅中掺杂硼形成的结构。
77.示例地，钝化层15的形成厚度可以根据实际需求选择设置。例如，钝化层15的形成厚度小于或等于第二沟槽14的高度的五分之一。
78.在步骤s50中，请参阅图12～图15，刻蚀第二沟槽14的侧壁形成凹槽16，在凹槽16
内形成介质层17。
79.如图12和图13所示，在形成钝化层15之后，可以通过刻蚀第二沟槽12的侧壁以连通沿第一方向(例如x方向)相邻的第二沟槽12，该第一方向例如为列方向，从而形成位于同一列多个柱状结构20下方的凹槽16。
80.示例地，凹槽16连通相邻的第二沟槽14，并沿第一方向(例如x方向)延伸。这样即可在柱状结构20的下方形成一条延伸通道，以方便于利于凹槽16形成位线沟槽，从而通过在凹槽16内填充介质层17的方式形成埋入式位线。
81.示例地，第二沟槽14的侧壁采用各向异性蚀刻工艺进行刻蚀。各向异性刻蚀是指在不同方向上以不同速率发生的蚀刻。对于本公开实施例中形成凹槽的过程而言，第二沟槽14的侧壁沿着第一方向(例如x方向)的刻蚀速率大于第二沟槽14的侧壁沿着第二方向(例如z方向)的刻蚀速率。此处，第二沟槽14沿着不同方向的刻蚀速率可以根据待形成介质层17的结构来选择确定。
82.本公开实施例中，各向异性刻蚀工艺具有较高的刻蚀精度，因此，采用各向异性刻蚀工艺来刻蚀第二沟槽14的侧壁可以实现对凹槽16的成型轮廓的精细化控制。
83.可选地，请继续参阅图12，第二沟槽14的侧壁在第一方向(例如x方向)上的刻蚀尺寸d1大于其在第二方向(例如z方向)上的刻蚀尺寸d2；其中，第一方向(例如x方向)为垂直于第二沟槽14侧壁的方向，第二方向(例如z方向)为垂直于衬底11的方向。
84.可选地，请继续参阅图12，第二沟槽14的侧壁在第一方向(例如x方向)上的刻蚀尺寸d1大于第二沟槽14在第二方向(例如z方向)上的高度h；其中，第一方向(x方向)为垂直于第二沟槽14侧壁的方向，第二方向(z方向)为垂直于衬底11的方向。
85.本公开实施例中，通过控制第二沟槽14的侧壁在第一方向(例如x方向)上的刻蚀尺寸d1大于其在第二方向(例如z方向)上的刻蚀尺寸d2，以及第二沟槽14的侧壁在第一方向(例如x方向)上的刻蚀尺寸d1大于第二沟槽14在第二方向(例如z方向)上的高度h(即控制第二沟槽14的侧壁在第一方向的刻蚀程度大于其在第二方向的刻蚀程度)，可以使凹槽16能够沿着垂直于第二沟槽14侧壁的方向延伸以形成通道的同时，减少对于第二沟槽14下方衬底11的刻蚀，从而可以避免凹槽16的深度较大，造成过度刻蚀。
86.示例地，凹槽16的部分下表面可以低于钝化层15的表面。这也就是说，在刻蚀的过程中，未被钝化层15覆盖的衬底11部分容易被刻蚀去除，以使得凹槽16的下表面呈曲面。例如，凹槽16的下表面沿第一方向呈波浪状延伸。但并不仅限于此，例如，钝化层15也可以在形成凹槽16的过程中同步去除，或者在形成凹槽16之后去除。
87.如图14和图15所示，在形成凹槽16之后，可以在凹槽16内形成介质层17。
88.示例地，介质层17的下表面匹配凹槽16的下表面，沿第一方向(例如x方向)呈波浪状延伸。
89.示例地，介质层17可以沿着第一沟槽12向凹槽16内沉积。
90.可选地，介质层17的沉积方式包括但不仅限于物理气相沉积、化学气相沉积或原子层沉积。
91.示例地，介质层17包括导电层或绝缘层。在介质层17为导电层时，介质层17例如可以用于形成位线。在介质层17为绝缘层时，介质层17例如可以用于形成底部隔离结构。
92.应当理解的是，介质层17可以为单层结构，也可以为叠层结构。
93.在一些示例中，介质层17包括金属层；在凹槽16内形成介质层17，包括：在凹槽16内填充金属层。
94.可选地，金属层的材料包括但不仅限于钨(w)、铜(cu)、钛(ti)或钽(ta)。
95.本公开实施例中，通过在凹槽16内填充金属层以形成介质层17，可以降低介质层17的电阻，从而有利于提高半导体结构的电学性能。
96.在另一些示例中，介质层17包括金属硅化物层和金属层。在凹槽16内形成介质层17，包括：形成覆盖凹槽16侧壁和底部的金属硅化物层；形成覆盖金属硅化物层的金属层。
97.可选地，衬底11为硅衬底，金属硅化物包括但不仅限于硅化钽(ta5si3)、硅化钴(cosi2)或硅化钨(wsi2)。
98.本公开实施例中，在形成金属层之前，预先形成金属硅化物层可以进一步降低介质层17的电阻，从而有利于进一步提高半导体结构的电学性能。
99.在一些实施例中，凹槽16包括位线沟槽；在凹槽16内形成介质层17，包括：在凹槽16内形成位线。
100.前述一些实施例中的金属层或者金属层和金属硅化物层形成的叠层结构即可以作为位线。
101.在一些实施例中，请参阅图16～图20，本公开实施例中的制备方法还包括步骤如下。
102.如图16中所示，在第一沟槽12内填充绝缘材料310。
103.如图17和图18中所示，回刻填充绝缘材料310后的衬底11，形成字线沟槽g。
104.此处，字线沟槽g可以通过去除部分绝缘材料310以及部分浅沟槽隔离结构111形成。并且，在形成字线沟槽g之后，剩余的绝缘材料310可以形成位于第一沟槽12内的绝缘层31。
105.如图19和图20中所示，在字线沟槽g内形成字线30。字线30沿第三方向(例如y方向)延伸。
106.可以理解，本公开实施例中，字线30是位于衬底11的表面以下的，即该字线30为埋入式字线。并且，相邻字线30之间可以通过绝缘层31绝缘。
107.示例地，字线30包括栅极字线，字线30中位于导电沟道外围周侧的部分可以作为垂直型环绕式栅极晶体管的栅极使用。并且，字线30与柱状结构20的导电沟道之间可以形成有栅介质层(图中未示出)。
108.示例地，绝缘层31的材料包括但不仅限于氧化物，例如氧化硅。
109.示例地，字线30的形成材料包括但不仅限于钨(w)、铜(cu)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)或其任何组合。
110.本公开实施例中，可以通过在凹槽16内形成介质层17的方式直接形成位线，也即形成位于柱状结构20下方的埋入式位线。这样可以确保该位线与柱状结构20相连接，从而无需制备位线接触结构；也即：可以从dram的制备过程中消除位线接触结构这一制程，以简化dram的制备工艺。并且，本公开实施例中，可以利用凹槽16的尺寸来限制位线的结构，从而可以在简化位线制备工艺的同时精细化控制位线的尺寸，以避免相邻位线之间出现电性耦合的情况。
111.此外，可以理解的是，字线30的形成高度可以根据需求选择设置。并且，可选地，字
线30的上方还可以形成隔离结构，以绝缘字线30与衬底11表面其他导电结构。可选地，位于柱状结构20顶部的保护层13可以被刻蚀去除，以暴露出柱状结构20的顶部，从而便于在柱状结构20的顶部形成存储节点接触结构或存储电容等。
112.基于同样的发明构思，本公开实施例还提供了一种半导体结构，该半导体结构可以通过前述一些实施例中的制备方法制备形成。
113.请参阅图19和图20，半导体结构包括：衬底11、保护层13以及介质层17。衬底11内设有第一沟槽12以及位于第一沟槽12下方的凹槽16。保护层13覆盖第一沟槽12的侧壁。介质层17填充凹槽16。
114.在一些示例中，半导体结构还包括：位于凹槽16底部的钝化层15。介质层17还覆盖钝化层15。
115.在一些示例中，凹槽16可以为dram中的位线沟槽，介质层17可以采用导电材料形成；介质层17包括位线。在另一些示例中，介质层17可以采用复合材料形成；介质层17例如包括采用绝缘材料形成的底部隔离结构，以及采用导电材料形成的位线导电结构。
116.示例地，衬底11包括但不仅限于硅衬底、锗衬底、硅锗衬底或氮化硅衬底。
117.可选地，衬底11包括浅沟槽隔离结构11。浅沟槽隔离结构111可以在衬底11上隔离出多个有源区。第一沟槽12可以通过去除衬底11位于有源区内的部分材料以及部分浅沟槽隔离结构111形成。
118.示例地，衬底11还包括多个柱状结构20。柱状结构20位于有源区内，第一沟槽12至少暴露柱状结构20及浅沟槽隔离结构111的部分侧壁。可选地，柱状结构20包括自下而上设置的源极、导电沟道和漏极。
119.上述保护层13还覆盖浅沟槽隔离结构111以及柱状结构20裸露于第一沟槽12内的侧壁。可选地，浅沟槽隔离结构111包括但不仅限于氧化物，例如氧化硅。可选地，保护层13包括但不仅限于氮化物，例如氮化硅。
120.本公开实施例中，半导体结构包括衬底11，其中，衬底11内设有第一沟槽12以及位于第一沟槽12下方的凹槽16。在一些实施例中，凹槽16包括位线沟槽；介质层17包括位线。此处的位线即为位于衬底11底部的埋入式位线。并且，介质层17的底面通常高于浅沟槽隔离结构11的底面，这样还可以利用浅沟槽隔离结构111对相邻的介质层17进行有效隔离，以避免相邻位线之间发生电性耦合的情况。
121.在一些实施例中，位线包括金属线；或，位线包括覆盖凹槽16侧壁和底部的金属硅化物层，以及覆盖金属硅化物层的金属层。
122.示例地，金属线的材料包括但不仅限于钨(w)、铜(cu)、钛(ti)或钽(ta)。
123.示例地，衬底11为硅衬底，金属硅化物包括但不仅限于硅化钽(ta5si3)、硅化钴(cosi2)或硅化钨(wsi2)。
124.本公开实施例中，采用金属线作为位线，或者采用金属硅化物层和金属层的叠层结构作为位线，有利于减小位线的电阻，以有效提升半导体结构的电学性能。
125.在一些实施例中，请参阅图19，位线的下表面沿第一方向(例如x方向)呈波浪状延伸。
126.在一些实施例中，请参阅图19及图20，半导体结构还包括：设置于第一沟槽12内的绝缘层31，以及多个平行间隔设置的字线30。其中，位线沿第一方向(例如x方向)延伸；字线
30位于位线上方，并沿第三方向(例如y方向)延伸；第三方向(例如y方向)与第一方向(例如x方向)相交，例如垂直。相邻字线30通过绝缘层31绝缘。并且，字线30和位线之间也可以通过绝缘层31绝缘。
127.可以理解的，本公开实施例中，位线为埋入式位线，字线为埋入式字线。
128.示例地，字线30的材料包括但不仅限于钨(w)、铜(cu)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)或其任何组合。
129.示例地，字线30包括栅极字线，字线30中位于导电沟道外围周侧的部分可以作为垂直型环绕式栅极晶体管的栅极使用。并且，字线30和柱状结构20的导电沟道之间还设置有栅介质层(图中未示出)。
130.在一些实施例中，钝化层15位于第一沟槽12的正下方，钝化层15在衬底11上的正投影与第一沟槽12在衬底11上的正投影的部分边界可以重叠。钝化层15例如可以通过在衬底11内注入硼离子而形成。钝化层15覆盖凹槽16的部分底面。
131.示例地，钝化层15的形成厚度可以根据实际需求选择设置。可选地，钝化层15的形成厚度小于介质层17(例如位线)最大厚度的五分之一。
132.本公开实施例提供的半导体结构采用前述一些实施例中的制备方法形成，凹槽16例如为位线沟槽，介质层17例如为埋入式位线。该位线可以位于柱状结构20的下方并与柱状结构20相连接，从而无需制备位线接触结构；也即：可以从dram的制备过程中消除位线接触结构这一制程，以简化dram的制备工艺。并且，上述制备方法中，位线可以通过在凹槽16内填充介质材料形成，方便于对位线的形成材料进行选择，以形成电阻较小的位线，从而有利于提升dram的电学性能。
133.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
134.以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。