半导体结构及其制备方法、三维存储器、存储系统与流程

1.本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器、存储系统。


背景技术：

2.随着3d nand层数的增加，制备3d nand的工艺难度越来越高，为了简化3d nand的工艺流程及降低制备成本，目前通常采用sct(stair contact)工艺制作多个深度不同的ct孔，然后在ct孔内形成接触部，提高ct孔的制作精度，以提高ct孔内接触部的导电性能是目前重要研究方向。


技术实现要素：

3.本公开的实施例提供一种半导体结构及其制备方法、三维存储器、存储系统，旨在提高多个ct孔的制作精度，提高多个ct孔内接触部的导电性能。
4.为达到上述目的，本公开的实施例采用如下技术方案：
5.一方面，提供一种半导体结构。所述半导体结构包括堆叠结构、多个接触部和虚拟填充部。堆叠结构包括层叠设置的多层栅极层。所述堆叠结构具有存储区和连接区。多个接触部设置于所述连接区。所述接触部由所述堆叠结构的上表面延伸至所述多层栅极层中的一层，且与目标栅极层连接。虚拟填充部设置于所述多个接触部远离所述存储区的一侧，且与所述多个接触部间隔设置；所述虚拟填充部由所述堆叠结构的上表面向所述堆叠结构内部延伸。
6.本公开的上述实施例提供的半导体结构，多个接触部沿堆叠结构的堆叠方向的尺寸不同，每个接触部与一个栅极层连接。其中，形成接触部的过程包括通过多次刻蚀工艺形成接触孔，每次刻蚀工艺均包括涂覆光阻材料、曝光和显影以形成掩膜层。以及，通过干法刻蚀或湿法刻蚀去除堆叠结构的部分膜层。其中，形成接触孔的过程，可以同步形成用于设置虚拟填充部的凹槽。即通过上述多次刻蚀工艺同步形成接触孔和凹槽。并且，凹槽位于接触孔远离存储区的一侧。这样，涂覆光阻材料的过程中，部分光阻材料可以进入凹槽内，避免光阻材料在连接区远离存储区的边缘堆积，有利于提升连接区及其边缘区域的光阻材料的厚度的均匀性；进而，提升连接区远离存储器的边缘的接触孔的尺寸的精度，即在连接区远离存储区的边缘区域的部分接触孔的尺寸，与位于连接区中心的部分接触孔的尺寸相等。从而，在接触孔内形成的接触部的尺寸均匀，有利于提高接触部与栅极层的导电性能，提高半导体结构的导电性能。
7.在一些实施例中，所述半导体结构包括多个所述虚拟填充部。沿第一方向，多个所述虚拟填充部间隔设置；和/或，沿第二方向，多个所述虚拟填充部间隔设置。其中，所述第一方向和所述第二方向平行于第一参考面，所述第一参考面平行于所述堆叠结构的下表面；所述第一方向平行于所述存储区和所述连接区的排列方向，且所述第一方向与所述第二方向相交叉。
8.在一些实施例中，所述多个接触部排列成多行，每行所述接触部沿第一方向排列。所述第一方向平行于所述存储区和所述连接区的排列方向。一行所述接触部远离所述存储区的一侧，设置有至少一个所述虚拟填充部。
9.在一些实施例中，在向第二参考面的正投影中，同一所述虚拟填充部与至少两行所述接触部有交叠。其中，所述第二参考面垂直于所述堆叠结构的下表面，且垂直于所述第一方向。
10.在一些实施例中，所述虚拟填充部沿第一方向的尺寸，大于或等于所述接触部沿所述第一方向的尺寸；和/或，所述虚拟填充部沿第二方向的尺寸，大于或等于所述接触部沿所述第二方向的尺寸。
11.在一些实施例中，所述虚拟填充部呈沿第二方向延伸的条形。所述虚拟填充部沿所述第二方向的尺寸，大于或等于所述接触部沿所述第二方向的尺寸的二倍。
12.在一些实施例中，在向第一参考面的正投影中，所述虚拟填充部的面积大于或等于所述接触部的面积。所述第一参考面平行于所述堆叠结构的下表面。
13.在一些实施例中，所述多个接触部中，沿第三方向的尺寸最大的接触部为参考接触部；所述第三方向垂直于所述堆叠结构的下表面。所述虚拟填充部沿所述第三方向的尺寸，大于或等于所述参考接触部沿所述第三方向的尺寸的一半，且小于或等于所述参考接触部沿所述第三方向的尺寸。
14.在一些实施例中，所述虚拟填充部与多个所述接触部之间的最小距离，大于或等于相邻两个所述接触部之间的距离。
15.在一些实施例中，所述半导体结构还包括绝缘层。绝缘层设置于所述堆叠结构上。所述绝缘层的部分嵌入所述堆叠结构中，形成所述虚拟填充部。
16.在一些实施例中，所述堆叠结构设有由所述堆叠结构的上表面延伸至所述目标栅极层的接触孔，所述接触部位于所述接触孔内，且所述接触部围成空隙，所述绝缘层的部分位于所述空隙内。
17.另一方面，提供一种半导体结构的制备方法。制备方法包括：形成堆叠结构，所述堆叠结构包括层叠设置的多层栅极层。所述堆叠结构具有存储区和连接区。对所述堆叠结构进行多次刻蚀，在所述连接区形成上形成多个接触孔和凹槽。所述接触孔由所述堆叠结构的上表面延伸至所述多层栅极层中的目标栅极层，所述凹槽位于所述多个接触孔远离所述存储区的一侧，且与所述多个接触孔间隔设置。所述凹槽由所述堆叠结构的上表面向所述堆叠结构内部延伸。在所述接触孔内形成接触部，所述接触部与所述目标栅极层连接。在所述堆叠结构上形成绝缘层，所述绝缘层的部分嵌入所述凹槽内，形成虚拟填充部。
18.在一些实施例中，所述对所述堆叠结构进行多次刻蚀，在所述连接区形成上形成多个接触孔和凹槽，包括：
19.对所述堆叠结构进行第一次刻蚀，以在所述连接区形成多个初始接触孔和初始凹槽。对所述堆叠结构进行多次继续刻蚀，以逐步加深所述多个初始接触孔中至少一个初始接触孔的深度和所述初始凹槽的深度。
20.在一些实施例中，所述第一次刻蚀包括：
21.在所述堆叠结构上形成第一光刻胶层，所述第一光刻胶层具有第一图案，所述第一图案暴露多个待形成接触孔区域和待形成凹槽区域。基于所述第一光刻胶层，刻蚀所述
堆叠结构，在所述连接区形成多个初始接触孔和初始凹槽。
22.所述多次继续刻蚀中至少一次继续刻蚀包括：
23.在所述堆叠结构上形成第二光刻胶层，所述第二光刻胶层具有第二图案，所述第二图案暴露所述多个初始接触孔中的至少一个初始接触孔和所述初始凹槽。基于所述第二光刻胶层，刻蚀所述堆叠结构，以加深所述多个初始接触孔中至少一个初始接触孔的深度和所述初始凹槽的深度。
24.在一些实施例中，所述在所述堆叠结构上形成第二光刻胶层包括：
25.在所述堆叠结构上形成第二光刻胶膜。曝光所述第二光刻胶膜，形成所述第二光刻胶层。其中，位于所述多个初始接触孔上的第二光刻胶膜的厚度大致相等。
26.又一方面，提供一种三维存储器。所述三维存储器包括如上的一些实施例所述的半导体结构，以及外围器件，该外围器件与所述半导体结构连接。
27.又一方面，提供一种存储系统，包括：如上所述的三维存储器，以及控制器，该控制器耦合至所述三维存储器，以控制所述三维存储器存储数据。
28.可以理解地，本公开的上述实施例提供的半导体结构的制备方法、三维存储器及存储系统，其所能达到的有益效果可参考上文中半导体结构的有益效果，此处不再赘述。
附图说明
29.为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
30.图1为根据一些实施例的三维存储器的剖视图；
31.图2为根据一些实施例的三维存储器中一个存储单元串的剖面图；
32.图3为图2中存储单元串的等效电路图；
33.图4为根据一些实施例的半导体结构的一种剖视图；
34.图5为根据一些实施例的半导体结构的另一种剖视图；
35.图6为根据一些实施例的半导体结构的一种俯视图；
36.图7为根据一些实施例的半导体结构的另一种俯视图；
37.图8为根据一些实施例的半导体结构的又一种俯视图；
38.图9为根据一些实施例的半导体结构的又一种俯视图；
39.图10为根据一些实施例的半导体结构的又一种俯视图；
40.图11为根据一些实施例的半导体结构的又一种俯视图；
41.图12为根据一些实施例的半导体结构的又一种俯视图；
42.图13为根据一些实施例的半导体结构的又一种俯视图；
43.图14为根据一些实施例的半导体结构的又一种俯视图；
44.图15为图6提供的半导体结构沿剖面线a1-a1的剖视图；
45.图16为图6提供的半导体结构沿剖面线a2-a2的剖视图；
46.图17为根据一些实施例的存储系统的框图；
47.图18为根据另一些实施例的存储系统的框图；
48.图19为根据一些实施例的半导体结构的一种制备方法的流程图；
49.图20为根据一些实施例的半导体结构的另一种制备方法的流程图；
50.图21～图30为根据一些实施例的半导体结构的制备方法的制备步骤图。
具体实施方式
51.下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
52.在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
53.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
54.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
55.在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
[0056]“a、b和c中的至少一个”与“a、b或c中的至少一个”具有相同含义，均包括以下a、b和c的组合：仅a，仅b，仅c，a和b的组合，a和c的组合，b和c的组合，及a、b和c的组合。
[0057]“a和/或b”，包括以下三种组合：仅a，仅b，及a和b的组合。
[0058]
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
[0059]
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
[0060]
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
[0061]
在本公开的内容中，“在
……
上”、“上方”、和“之上”的含义应当以最宽泛的方式解
释，使得“在
……
上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
[0062]
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0063]
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
[0064]
术语“三维存储器”是指，在衬底或源极层的主表面上阵列布置，且沿垂直于衬底或源极层的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如nand存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底或源极层的主表面(即横向表面)。
[0065]
如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底或源极层的主表面(即横向表面)。
[0066]
如本公开所使用的，一个部件(例如层、结构或器件)是在半导体器件(例如三维存储器)的另一部件(例如层、结构或器件)“上”、“上方”还是“下方”，是当衬底或源极层在第三方向z上位于半导体器件的最低平面中时，在第三方向z上相对于半导体器件的衬底或源极层确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。
[0067]
本公开的一些实施例提供了一种三维存储器10，参见图1，图1为本公开一些实施例提供的三维存储器的剖视图，三维存储器10可以包括半导体结构100。三维存储器10还可以包括与半导体结构100耦接的源极层sl，以及与半导体结构100耦接的外围器件200。外围器件200可以设置在半导体结构100的远离源极层sl的一侧。
[0068]
上述三维存储器10在x-y平面中延伸，第一方向x和第二方向y例如是半导体结构100所在平面(例如源极层sl所在平面)中的两个正交方向：第一方向x例如为字线wl的延伸方向，第二方向y例如为位线bl的延伸方向。第三方向z垂直于半导体结构100所在平面，即垂直于x-y平面。
[0069]
源极层sl的材料可以包括半导体材料，半导体材料例如为单晶硅、多晶硅、单晶锗、iii-v族化合物半导体材料、ii-vi族化合物半导体材料以及其他合适的半导体材料。源极层sl可以部分或全部被掺杂。示例性地，源极层sl可以包括掺杂区，掺杂区由p型掺杂剂掺杂。源极层sl还可以包括非掺杂区。
[0070]
参见图1和图2，图2为图1中三维存储器的一个存储单元串的截面图，半导体结构100可以包括阵列设置的存储单元串300(在本文中例如nand存储单元串)。源极层sl可以与多个存储单元串300的源端耦接。
[0071]
具体地，参见图2和图3，图3为图2中存储单元串的等效电路图，存储单元串300可
以包括多个晶体管t，一个晶体管t(例如图3中的t1～t6)可以被设置为一个存储单元，这些晶体管t连接在一起，形成了存储单元串300。一个晶体管t(例如每个晶体管t)可以由半导体沟道310和围绕该半导体沟道310的一条栅线g形成。其中，该栅线g被配置为控制该晶体管t的导通状态。
[0072]
需要说明的是，图1～图3中晶体管的数目仅是示意性的，本公开实施例提供的三维存储器的存储单元串还可以包括其他数量的晶体管，例如存储单元串中晶体管的数目可以为4个、16个、32个或64个等，本公开的实施例不再一一列举。
[0073]
请继续参阅图2和图3，沿第三方向z，多条栅线g中位于最下方的栅线(例如多个栅线g中最靠近源极层sl的栅线)被构造为源端选择栅sgs，源端选择栅sgs被配置为控制晶体管t6的导通状态，进而控制存储单元串300中一个源端通道的导通状态。多个栅线g中位于最上方的栅线(例如多个栅线g中最远离源极层sl的栅线)被构造为漏端选择栅sgd，漏端选择栅sgd被配置为控制晶体管t1的导通状态，进而控制存储单元串300中一个漏端通道的导通状态。多个栅线g中位于中间的栅线可以被构造为多条字线wl，例如包括字线wl0、字线wl1、字线wl2、字线wl3。通过在字线wl上写入不同的电压，可以完成存储单元串300中各个存储单元(例如晶体管t)的数据写入、读取和擦除。
[0074]
在一些实施例中，如图1所示，半导体结构100还可以包括阵列互联层400。阵列互联层400可以与存储单元串300耦接。阵列互联层400可以包括存储单元串300的漏端(即位线bl)，漏端可以与至少一个存储单元串300中各个晶体管t的半导体沟道310耦接。
[0075]
阵列互联层400可以包括一个或多个第一层间绝缘层410，还可以包括通过这些第一层间绝缘层410相互绝缘的多个接触塞420，接触塞420例如包括与位线bl耦接的位线接触塞；以及与漏端选择栅sgd耦接的漏端选择栅接触塞。阵列互联层400还可以包括一个或多个第一互联导体层430。第一互联导体层430可以包括多条连接线，例如位线，以及与字线wl耦接的字线连接线。第一互联导体层430和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第一层间绝缘层410的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开不限于此。
[0076]
在一些实施例中，外围器件200可以包括外围电路。外围电路被配置为控制和感测存储器件(例如存储单元串300)。外围电路可以是用于支持存储器件操作(或者说工作)的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。外围电路还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(programmable logic device，简称pld)或存储电路(例如静态随机存取三维存储器(static random-access memory，简称sram))。
[0077]
具体地，请继续参阅图1，外围器件200可以包括基板210、设置在基板210上的晶体管220以及设置在基板210上的外围互联层230。外围电路可以包括晶体管220。
[0078]
其中，基板210的材料可以为单晶硅，也可以为其他合适的材料，例如硅锗、锗或绝缘体上硅薄膜。
[0079]
外围互联层230与晶体管220耦接，以实现在晶体管220与外围互联层230之间传输电信号。外围互联层230可以包括一个或多个第二互联导体层231，还可以包括一个或多个第二层间绝缘层232。第二互联导体层231之间可以通过触点耦接。第二互联导体层231和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第二层间绝缘层232的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、掺杂氧化硅、有机硅酸盐玻璃、介电金属氧化物(例如氧化铝、二氧化铪等)及其硅酸盐、以及有机绝缘材料中的至少一种，本公开不限于此。
[0080]
由于外围互联层230与阵列互联层400耦接，因此，外围器件200中的外围电路可以与半导体结构100中的存储单元串300耦接，以实现外围电路与存储单元串300之间电信号的传输。在一些可能的实现方式中，在外围互联层230和阵列互联层400之间可以设置有键合界面500，通过键合界面500，外围互联层230和阵列互联层400可以相互粘接且耦接。
[0081]
随着3d nand层数的增加，蚀刻用于引出栅极层的接触孔的工艺难度越来越高。为了降低工艺难度，相关技术中提出了sct架构的3d nand。其中，如何提高多个ct孔的制作精度，以提高多个ct孔内接触部的导电性能是目前重要研究方向。
[0082]
本公开实施例提供一种半导体结构100。如图4所示，半导体结构100包括堆叠结构110。
[0083]
堆叠结构110包括层叠设置的多层栅极层111和多层第一介质层112。多个第一介质层112和多个栅极层111交替叠置。堆叠结构110具有存储区c和连接区s。其中，栅极层111从存储区c延伸至连接区s。
[0084]
需要说明的是，连接区s可以位于相邻的存储区c之间，也可以位于存储区c的外周，本公开实施例在此不做限定。
[0085]
在一些示例中，如图4所示，半导体结构100包括沟道结构120。沟道结构120位于存储区c。沟道结构120贯穿堆叠结构110。
[0086]
沟道结构120与围绕沟道结构120的一个栅极层111形成一个存储晶体管。其中，栅极层111被配置为控制该存储晶体管的导通状态。这样，沟道结构120与围绕沟道结构120的多层栅极层111形成串联的存储晶体管串(如图2所示的存储单元串300)。多层栅极层111分别控制多个存储晶体管的导通状态。
[0087]
在一些示例中，如图4所示，半导体结构100包括栅线缝隙gls和设置于栅线缝隙gls内的栅线隔离结构130。
[0088]
栅线缝隙gls贯穿存储区c、连接区s以及更外侧的区域。栅线缝隙gls沿第三方向z贯穿堆叠结构110。栅线缝隙gls被配置为作为蚀刻剂通道，采用各向同性蚀刻工艺(比如湿法刻蚀)，在相邻两层第一介质层112之间形成栅极层111。
[0089]
在一些示例中，如图4所示，半导体结构100还包括虚拟沟道结构140，虚拟沟道结构140位于连接区s。
[0090]
虚拟沟道结构140贯穿堆叠结构110，虚拟沟道结构140被配置为给半导体结构100提供机械支撑。示例的，虚拟沟道结构140可以包括绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。此外，虚拟沟道结构140还可以包括一个或多个空气间隙，以减小虚拟沟道结构140的应力。
[0091]
在一些实施例中，如图5所示，半导体结构100还包括绝缘层113。绝缘层113设置于
堆叠结构110上。
[0092]
请继续参阅图5，半导体结构100包括多个接触部150和虚拟填充部160。基于接触孔101和凹槽103的结构，接触部150位于接触孔101内，且接触部150仅与目标栅极层连接，与其他栅极层111绝缘。接触部150形成于接触孔101的底部和侧壁上，并围成空隙102，绝缘层113的部分位于空隙102内。绝缘层113的部分嵌入堆叠结构110的凹槽103中，形成虚拟填充部160。可以理解的是，在形成接触部150之前，接触孔101的侧壁上设置绝缘材料，以使得导电的接触部150仅与目标栅极层111连接(即接触部150的底部与目标栅极层111连接)。绝缘层113平铺在堆叠结构110的上表面，接触孔101与凹槽103之间也有绝缘层的材料。
[0093]
示例的，在接触孔101远离存储区c的一侧设置凹槽103，绝缘层113的部分位于凹槽103内，形成虚拟填充部160。
[0094]
上述多个接触部150设置于连接区s。接触部150由堆叠结构110的上表面延伸至多层栅极层111中的目标栅极层，且与目标栅极层连接。
[0095]
此处，由于多个接触部150沿堆叠结构110的堆叠方向的尺寸不同，每个接触部150与一个栅极层111连接，即目标栅极层是指不同的接触部150连接的一层栅极层。这样，接触部150可将外部电路提供的电信号传输至，与其连接的目标栅极层。
[0096]
虚拟填充部160设置于多个接触部150远离存储区c的一侧，且与多个接触部150间隔设置。虚拟填充部160由堆叠结构110的上表面向堆叠结构110内部延伸。
[0097]
上述多个接触部150沿堆叠结构的堆叠方向的尺寸不同，每个接触部150与一个栅极层111连接。其中，在形成接触部150的过程包括通过多次刻蚀工艺形成接触孔101，每次刻蚀工艺均包括涂覆光阻材料、曝光和显影发生变性的光阻材料的步骤，然后形成掩膜层。以及，通过干法刻蚀或湿法刻蚀去除堆叠结构110的部分膜层。其中，形成接触孔101的过程，可以同步形成用于设置虚拟填充部160的凹槽103。即通过上述多次刻蚀工艺同步形成接触孔101和凹槽103。并且，凹槽103位于接触孔101远离存储区c的一侧。这样，涂覆光阻材料的过程中，部分光阻材料可以进入凹槽103内，避免光阻材料在连接区s远离存储区c的边缘堆积，有利于提升位于该边缘区域的光阻材料的厚度与，位于连接区s中心的光阻材料的厚度均匀性；进而，提升接触孔101的尺寸的精度，即在连接区s远离存储区c的边缘区域的部分接触孔101的尺寸与，位于连接区s中心的部分接触孔101的尺寸相等。从而，在接触孔101内形成的接触部150的尺寸均匀，有利于提高接触部150与栅极层111的导电性能，提高半导体结构100的导电性能。
[0098]
在一些实施例中，如图6～图8所示，半导体结构100包括多个虚拟填充部160。需要说明的是，图中接触部150和虚拟填充部160的填充图案不同，并不代表接触部150和虚拟填充部160采用的材料完全不同，仅为了便于区分接触部150和虚拟填充部160。
[0099]
沿第一方向x，多个虚拟填充部160间隔设置；和/或，沿第二方向y，多个虚拟填充部160间隔设置。其中，第一方向x和第二方向y平行于第一参考面，第一参考面平行于堆叠结构110的下表面；第一方向x平行于存储区c和连接区s的排列方向，且第一方向x与第二方向y相交叉。
[0100]
示例的，如图6所示，沿第一方向x，多个虚拟填充部160间隔设置。示例的，如图7所示，沿第二方向y，多个虚拟填充部160间隔设置。示例的，如图8所示，沿第一方向x，多个虚拟填充部160间隔设置；且沿第二方向y，多个虚拟填充部160间隔设置。
[0101]
这样，半导体结构100包括多个为沿第一方向x和/或第二方向y间隔设置的虚拟填充部160，即沿第一方向x和/或第二方向y，多个虚拟填充部160是间断的排布，而非连续的一整个图案，有利于提高虚拟填充部160应力释放的作用，提高虚拟填充部160的致密性以及材料的均匀化，进而提高半导体结构100的良率。
[0102]
在一些实施例中，如图6～图14所示，多个接触部150排列成多行，每行接触部150沿第一方向x排列。一行接触部150远离存储区c的一侧，设置有至少一个虚拟填充部160。
[0103]
在一些示例中，如图7所示，多个接触部150排列成两行，每行接触部150远离存储区c的一侧，设置有一个虚拟填充部160。
[0104]
示例的，如图7所示，在向第一参考面的正投影中，一个虚拟填充部160的面积等于接触部150的面积，且虚拟填充部160的形状与一个接触部150的形状相同。
[0105]
可以理解的是，通常每个接触部150在第一参考面上的正投影的形状和面积相同，可以采用相同的工艺条件同步制作，提高制作的效率和精度。并且，每相邻两个接触部150的中心之间的距离相等，以及每相邻两个接触部150之间的最小距离p1相等，这样，提高多个接触部150的分布均匀性，降低部分接触部150因距离较近产生不良干扰的几率。示例的，如图7所示，沿第一方向x，每相邻两个接触部150之间的最小距离p1相等。这样，在一行接触部150远离存储区c的一侧设置一个虚拟填充部160的情况下，虚拟填充部160，与其最接近的接触部150之间的距离p2，大于或等于每相邻两个接触部150之间的最小距离p1，这样，可以降低虚拟填充部160形成过程中对接触部150的制作精度的影响。
[0106]
请继续参阅图7，在向第一参考面的正投影中，一个虚拟填充部160的面积等于接触部150的面积，且虚拟填充部160的形状与一个接触部150的形状相同。虚拟填充部160和接触部150均为正八边形。这样，一个虚拟填充部160与其最接近的接触部150的之间的最小距离p2，可以等于相邻两个接触部150之间的最小距离p1。
[0107]
需要说明的是，虚拟填充部160的形状也可以为圆形、矩形或其他多边形，类似的，接触部150的形状也可以为圆形、矩形或其他多边形，本技术实施例仅示例性说明，并不对此进行限制。并且，虚拟填充部160和接触部150的形状可以相同，也可以不同，本技术实施例对此也不进行限制。
[0108]
在另一些示例中，如图8所示，一行接触部150远离存储区c的一侧，设置有两个虚拟填充部160。
[0109]
示例性地，一行接触部150远离存储区c的一侧，设置有两个虚拟填充部160。在向第一参考面的正投影中，一个虚拟填充部160的面积等于接触部150的面积，且虚拟填充部160的形状与一个接触部150的形状相同。
[0110]
此外，一行接触部150远离存储区c的一侧，也可以设置有三个虚拟填充部160或四个虚拟填充部160等，本实施例对此不做限制。并且，本实施例对虚拟填充部160的形状和尺寸不做限制。例如，一行接触部150远离存储区c的一侧，设置有两个虚拟填充部160。在向第一参考面的正投影中，一个虚拟填充部160的面积大于一个接触部150的面积。
[0111]
示例的，如图9所示，在向第一参考面的正投影中，一个虚拟填充部160的面积大于接触部150的面积。
[0112]
例如，在向第一参考面的正投影中，虚拟填充部160的形状与一个接触部150的形状相同，虚拟填充部160和接触部150均为八边形。在向第一参考面的正投影中，虚拟填充部
160可以是虚拟填充部160呈沿第一方向x延伸的条形，一个虚拟填充部160沿第二方向y的尺寸l2与一个接触部150沿第二方向y的尺寸l4相同，该虚拟填充部160沿第一方向x的尺寸l1大于一个接触部150第一方向x的尺寸l3。
[0113]
具体的，如图9所示，在向第一参考面的正投影中，虚拟图案160可以是呈沿第一方向x延伸的条形，一个虚拟图案160沿第二方向y的尺寸l2，大于或等于一个接触部150沿第二方向y的尺寸l4，且小于一个接触部150沿第二方向y的尺寸l4与相邻两行接触部150之间的间距q1之和；该虚拟图案160沿第一方向x的尺寸l1大于一个接触部150第一方向x的尺寸l3。
[0114]
在一些实施例中，如图6、图10～图14所示，在向第二参考面的正投影中，同一虚拟填充部160与至少两行接触部150有交叠。其中，第二参考面垂直于堆叠结构110的下表面，且垂直于第一方向x。
[0115]
在一些示例中，如图6和图10～图12所示，在向第二参考面的正投影中，同一虚拟填充部160与至少两行接触部150有交叠。具体的，在向第二参考面的正投影中，同一虚拟填充部160与至少两行接触部150有交叠的情况下，在向第一参考面的正投影中，一个虚拟填充部160沿第二方向y的尺寸l2，大于相邻两行接触部150之间的间距q1。例如，如图10所示，一个虚拟填充部160沿第二方向y的尺寸l2，大于一个接触部150沿第二方向y的尺寸l4与相邻两行接触部150之间的间距q1之和。
[0116]
示例的，如图6所示，在向第二参考面的正投影中，同一虚拟填充部160与两行接触部150有交叠。例如，沿第二方向y，一个虚拟填充部160的尺寸l2，大于一行接触部150的尺寸l4与相邻两行接触部150之间的间距q1之和，且小于一行接触部150的尺寸l4的二倍与相邻两行接触部150之间的间距q1之和。
[0117]
示例的，如图10所示，在向第二参考面的正投影中，同一虚拟填充部160与两行接触部150有交叠。例如，在向第二参考面的正投影中，同一虚拟填充部160覆盖两行接触部150的最大边界，即一个虚拟填充部160的尺寸l2，等于一行接触部150的尺寸l4的二倍与相邻两行接触部150之间的间距之和。
[0118]
在另一些示例中，如图13和图14所示，在向第二参考面的正投影中，同一虚拟填充部160与三行接触部150有交叠。例如，在向第二参考面的正投影中，同一虚拟填充部160覆盖三行接触部150的最大边界，即一个虚拟填充部160的尺寸l2，等于一行接触部150的尺寸l4的三倍与每相邻两行接触部150之间的间距q1之和。
[0119]
可以理解的是，本实施例对虚拟填充部160的形状和尺寸不做具体限定，可以根据接触部150的行数调整，以使虚拟填充部160沿第二方向y的最大尺寸l2，大于或等于多行接触部150沿第二方向y的最大尺寸(即多行接触部150最外侧两行接触部150之间的距离)，提高制作接触部150的工艺过程中的精准度，提高半导体结构100的良率。其中，接触部150的行数可以根据需求设置，只要保证每个接触部150之间相互绝缘，且每个接触部150与对应的栅极层111连接即可。
[0120]
在一些实施例中，虚拟填充部160沿第一方向x的尺寸，大于或等于接触部150沿第一方向x的尺寸；和/或，虚拟填充部160沿第二方向y的尺寸，大于或等于接触部150沿第二方向y的尺寸。
[0121]
在一些示例中，如图7和图9所示，虚拟填充部160沿第一方向x的尺寸l1，大于或等
于接触部150沿第一方向x的尺寸l3。此处，本实施例对虚拟填充部160沿第二方向y的尺寸l2不做限制。
[0122]
在另一些示例中，如图6和图10所示，虚拟填充部160沿第二方向y的尺寸l2，大于或等于接触部150沿第二方向y的尺寸l4。此处，本实施例对虚拟填充部160沿第一方向x的尺寸l1不做限制。
[0123]
示例的，虚拟填充部160大致为沿第二方向y延伸的条形。虚拟填充部160沿第二方向y的尺寸l2，大于接触部150沿第二方向y的尺寸l4的二倍。例如，虚拟填充部160沿第二方向y的尺寸l2为，接触部150沿第二方向y的尺寸l4的二倍与两行接触部150之间的间距q1之和。或者，虚拟填充部160沿第二方向y的尺寸l2为，接触部150沿第二方向y的尺寸l4的三倍与三行接触部150中每两行之间的间距q1之和。
[0124]
又示例的，虚拟填充部160大致为沿第二方向y延伸的条形。虚拟填充部160沿第二方向y的尺寸l2，等于接触部150沿第二方向y的尺寸l4的二倍。
[0125]
示例性地，如图11所示，虚拟填充部160沿第一方向x的尺寸l1，大于接触部150沿第一方向x的尺寸l3；且虚拟填充部160沿第二方向y的尺寸l2，大于接触部150沿第二方向y的尺寸l4。例如，在向第一参考面的正投影中，虚拟填充部160可以为接触部150等比例放大后的形状。
[0126]
此外，在一些示例中，如图14所示，多个虚拟填充部160的结构不同。示例的，多个虚拟填充部160包括沿第二方向y排列的两列。其中，相对靠近存储区c的一列包括多个虚拟填充部160，每个虚拟填充部在第一参考面的正投影与一个接触部150在第一参考面的正投影相同，这样，能够与已有的多个接触部150交错排布，提高虚拟填充部160与接触部150的密度。相对远离存储区c的一列包括一个虚拟填充部160，虚拟填充部在第二参考面的正投影，覆盖三行接触部150在第二参考面的正投影的最大边界。
[0127]
在一些实施例中，如图15所示，多个接触部150中，沿第三方向z的尺寸h1最大的接触部150为参考接触部151。第三方向z垂直于堆叠结构110的下表面。虚拟填充部160沿第三方向z的尺寸h2，大于或等于参考接触部151沿第三方向z的尺寸h1的一半，且小于或等于参考接触部151沿第三方向z的尺寸h1。
[0128]
示例性地，如图15和图16所示，图15为图6沿剖面线a1-a1的剖视图；
[0129]
图16为图6沿剖面线a2-a2的剖视图。多个栅极层111为6层。多个接触部150包括6个。沿第三方向z尺寸最大的接触部150为参考接触部151，即沿远离堆叠结构110的上表面的方向，贯穿该堆叠结构110且与最下方的栅极层111连接的接触部150为参考接触部151。该参考接触部151沿第三方向z的尺寸为h1。其中，虚拟填充部160沿第三方向z的尺寸h2，大于或等于参考接触部151沿第三方向z的尺寸的一半，且小于或等于参考接触部151沿第三方向z的尺寸h1。例如，虚拟填充部160沿第三方向z延伸至第四层栅极层111。可以理解的是，虚拟填充部160沿第三方向z的尺寸为h2与一部分接触部150沿第三方向z的尺寸相同，这些接触部150与目标栅极层111连接，则，虚拟填充部160沿第三方向z的尺寸为h2只要与栅极层111接触即可。
[0130]
此外，在虚拟填充部160包括沿第二方向y排列的至少两列的情况下，至少两列虚拟填充部160，沿第三方向z的尺寸h2可以相同，也可以不同，可根据需求设置。例如，沿远离存储区c的方向，至少两列虚拟填充部160沿第三方向z的尺寸h2逐渐减小。这样，能够减小
半导体结构100边缘区域设置虚拟填充部160对半导体结构100的刚性的影响。
[0131]
在一些实施例中，如图6和图7所示，虚拟填充部160与多个接触部150之间的最小距离p2，大于或等于相邻两个接触部之间的距离p1。
[0132]
示例的，如图6和图7所示，虚拟填充部160在第一参考面上的正投影与一个接触部150在第一参考面上的正投影相同。这样，多个虚拟填充部160可以设置为一行接触部150对应至少一个虚拟填充部160，虚拟填充部160与其相邻的接触部150之间的最小距离p2，均等于相邻两个接触部之间的距离p1。
[0133]
示例的，如图10所示，虚拟填充部160为沿第二方向y延伸的条形结构，虚拟填充部160与接触部150之间的最小距离p2，等于相邻两个接触部之间的最小距离p1。除该接触部150外，虚拟填充部160与其他接触部150之间的最小距离p2，大于相邻两个接触部之间的距离p1。
[0134]
可以理解的是，虚拟填充部160为条形结构的情况下，也可以设置虚拟填充部160的延伸方向，与沿第一方向x远离存储区c的最外侧的一列接触部150的中心的连接线平行。可根据需求设置。
[0135]
图17为根据一些实施例的存储系统的框图。图18为根据另一些实施例的存储系统的框图。
[0136]
请参见图17和图18，本公开的一些实施例还提供了一种存储系统1000。该存储系统1000包括控制器20，和如上的一些实施例的三维存储器10，控制器,20耦合至三维存储器10，以控制三维存储器10存储数据。
[0137]
其中，存储系统1000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(universal flash storage，简称ufs)封装或嵌入式多媒体卡(embedded multi media card，简称emmc)封装)中。也就是说，存储系统1000可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(virtual reality，简称vr)设备、增强现实(augmented reality，简称ar)设备或者其中具有储存器的任何其他合适的电子设备。
[0138]
在一些实施例中，参见图17，存储系统1000包括控制器20和一个三维存储器10，存储系统1000可以被集成到存储器卡中。
[0139]
其中，存储器卡包括pc卡(pcmcia，个人计算机存储器卡国际协会)、紧凑型闪存(compact flash，简称cf)卡、智能媒体(smart media，简称sm)卡、存储器棒、多媒体卡(multimedia card，简称mmc)、安全数码(secure digital memory card，简称sd)卡、ufs中的任一种。
[0140]
在另一些实施例中，参见图18，存储系统1000包括控制器20和多个三维存储器10，存储系统1000集成到固态硬盘(solid state drives，简称ssd)中。
[0141]
在存储系统1000中，在一些实施例中，控制器20被配置为用于在低占空比环境中操作，例如，sd卡、cf卡、通用串行总线(universal serial bus，简称usb)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
[0142]
在另一些实施例中，控制器20被配置为用于在高占空比环境ssd或emmc中操作，ssd或emmc用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵
列。
[0143]
在一些实施例中，控制器20可以被配置为管理存储在三维存储器10中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器20还可以被配置为控制三维存储器10的操作，例如读取、擦除和编程操作。在一些实施例中，控制器20还可以被配置为管理关于存储在或要存储在三维存储器10中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器,20还被配置为处理关于从三维存储器10读取的或者被写入到三维存储器10的数据的纠错码。
[0144]
当然，控制器20还可以执行任何其他合适的功能，例如格式化三维存储器10；例如控制器20可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
[0145]
需要说明的是，接口协议包括usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议中的至少一种。
[0146]
本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。
[0147]
电子设备可以包括上文所述的存储系统1000，还可以包括中央处理器cpu(central processing unit，中央处理器)和缓存器(cache)等中的至少一种。
[0148]
本公开的实施例还提供了一种半导体结构的制备方法。如图19和图20所示，该制备方法包括步骤s100～s400。
[0149]
s100：如图21所示，形成堆叠结构110。如图4所示，堆叠结构110包括交替叠置的多层栅极层111和多层第一介质层112。堆叠结构110具有存储区c和连接区s。存储区c包括沟道结构120，沟道结构120贯穿堆叠结构110，沟道结构120被配置为形成存储单元串300(可参阅图2)。连接区s包括待形成接触孔区域s1和待形成凹槽区域s2。
[0150]
堆叠结构110设置在衬底600上。堆叠结构110包括交叠设置的多个栅极层111和多个第一介质层112。
[0151]
示例的，可采用化学气相沉积(chemical vapor deposition，简称cvd)、物理气相沉积(physical vapor deposition，简称pvd)、原子层沉积(atomic layer deposition，简称ald)中的任一种薄膜沉积工艺在衬底600上形成堆叠结构110。
[0152]
衬底600可用于支撑其上的堆叠结构110，在后续工艺中可以被去除掉。该衬底600的材料包括单晶硅、多晶硅、单晶锗、iii-v族化合物半导体材料、ii-vi族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。
[0153]
s200：如图19～图28所示，对堆叠结构110进行多次刻蚀，在连接区s形成多个接触孔101和凹槽103。
[0154]
接触孔101由堆叠结构110的上表面延伸至多层栅极层111中的目标栅极层。凹槽103位于多个接触孔101远离存储区c的一侧，且与多个接触孔101间隔设置，凹槽103由堆叠结构110的上表面向堆叠结构110内部延伸。
[0155]
示例的，如图15所示，堆叠结构110包括多个接触孔101和多个凹槽103。一个接触孔与一层栅极层111连接，其中，一个接触孔101沿第三方向z贯穿至最下方的一层栅极层
111，该接触孔101用于形成目标接触部151。
[0156]
需要说明的是，以下示例以堆叠结构110包括6层栅极层111、6个接触孔101和2个凹槽103为例进行示例性说明，并不限制堆叠结构110的具体结构，仅示例性描述栅极层111、接触孔101和凹槽103的结构和位置关系。
[0157]
如图20所示，s200包括s210和s220。
[0158]
s210：对堆叠结构110进行第一次刻蚀，以在连接区s形成多个初始接触孔101
′
和初始凹槽103
′
。其中，第一次刻蚀包括：
[0159]
s211：如图21所示，在堆叠结构110上形成第一光刻胶层170。第一光刻胶层170具有第一图案171，第一图案171暴露多个待形成接触孔区域s1和待形成凹槽区域s2。
[0160]
s212：如图22所示，基于第一光刻胶层170，刻蚀堆叠结构110，在连接区s形成多个初始接触孔101
′
和初始凹槽103
′
。此处，多个初始接触孔101
′
和初始凹槽103
′
沿第三方向z的尺寸相同，且沿第三方向z的尺寸为堆叠结构110的上表面至第一层栅极层111延伸至连接区c的部分的距离。
[0161]
需要说明的是，接触孔101沿第三方向z的尺寸只要使得在后续工艺完成后，接触部150与栅极层111连接即可。并且，对凹槽103内的虚拟填充部160与栅极层111的连接的关系不做限制，仅通过栅极层111延伸至连接区c的部分表征凹槽103的深度。类似的，后续步骤中，对多个初始接触孔101
′
和初始凹槽103
′
进行沿第三方向z的加深工艺，通过栅极层111延伸至连接区c的部分表征加深后的多个初始接触孔101
′
和初始凹槽103
′
的深度。
[0162]
s220：对堆叠结构110进行多次继续刻蚀，以逐步加深多个初始接触孔中至少一个初始接触孔101
′
的深度和初始凹槽103
′
的深度。其中，如图20所示，多次继续刻蚀中至少一次继续刻蚀包括：s221和s222。
[0163]
s221：如图23所示，在堆叠结构110上形成第二光刻胶层180。第二光刻胶层180具有第二图案181，第二图案181暴露多个初始接触孔101
′
中的至少一个初始接触孔101
′
和初始凹槽103
′
。其中，在堆叠结构110上形成第二光刻胶层180，包括：s2211和s2212。
[0164]
s2211：在堆叠结构110上形成第二光刻胶膜。
[0165]
s2212：曝光第二光刻胶膜，形成第二光刻胶层180。
[0166]
其中，如图23所示，位于多个初始接触孔101
′
上的第二光刻胶膜的厚度大致相等。位于初始凹槽103
′
上的第二光刻胶膜的厚度，大于位于多个初始接触孔101
′
上的第二光刻胶膜的厚度。
[0167]
可以理解的是，由于第二光刻胶膜的材料会流至多个初始接触孔101
′
内，在待形成接触孔区域s1内的多个初始接触孔101
′
分布均匀，而待形成凹槽区域s2远离存储区c的一侧没有设置任何形式的开口，且基于第二光刻胶膜的材料的流动性较弱，这样，在待形成接触孔区域s1内的第二光刻胶膜的厚度大致相等。而在待形成凹槽区域s2靠近待形成接触孔区域s1的区域，沿靠近待形成接触孔区域s1的中心的方向，第二光刻胶膜的厚度逐渐降低，形成一个具有坡度的过渡结构182。可见，该过渡结构182位于待形成凹槽区域s2。
[0168]
在采用某一要求对第二光刻胶层180进行曝光的情况下，至少一个初始接触孔101
′
和初始凹槽103
′
上的第二光刻胶层180的材料发生变性，并被显影去除。虽然过渡结构182的厚度，大于至少一个初始接触孔101
′
上的第二光刻胶层180的厚度，但是，该过渡结构182位于待形成凹槽区域s2。而待形成接触孔区域s1内，多个初始接触孔101
′
内第二光刻胶
层180材料可以完全去除，也就不会影响后续加深初始接触孔101
′
的刻蚀深度的需求。
[0169]
s222：如图24所示，基于第二光刻胶层180，刻蚀堆叠结构110，以加深多个初始接触孔101
′
中至少一个初始接触孔101
′
的深度和初始凹槽103
′
的深度。
[0170]
示例的，初始接触孔101
′
的数量为6个，初始凹槽103
′
的数量为2个。基于第二光刻胶层180，加深5个初始接触孔101
′
和2个初始凹槽103
′
。加深后的5个初始接触孔101
′
和2个加深后的初始凹槽103
″
沿第三方向z的尺寸为，从堆叠结构110的上表面贯穿至第二层栅极层111延伸至连接区c的部分。
[0171]
类似的，采用如s221和s222的制作工艺，如图25和图26所示，对上述5个初始接触孔101
′
中的4个，以及2个加深后的初始凹槽103
″
继续加深，形成的再次加深后的4个初始接触孔101
′
和2个初始凹槽103
′
沿第三方向z的尺寸为，从堆叠结构110的上表面贯穿至第三层栅极层111延伸至连接区c的部分。
[0172]
类似的，采用如s221和s222的制作工艺，对上述4个初始接触孔101
′
中的3个，以及2个初始凹槽103
′
继续加深，形成的再次加深后的3个初始接触孔101
′
和2个初始凹槽103
′
沿第三方向z的尺寸为，从堆叠结构110的上表面贯穿至第四层栅极层111延伸至连接区c的部分。此时，经过3次加深初始凹槽103
′
的步骤后，形成的凹槽103的深度较深，可以不用继续加深凹槽103。
[0173]
类似的，采用如s221和s222的制作工艺，如图27和图28所示，对上述3个初始接触孔101
′
中的2个继续加深，形成的再次加深后的2个初始接触孔101
′
沿第三方向z的尺寸为，从堆叠结构110的上表面贯穿至第五层栅极层111延伸至连接区c的部分。
[0174]
类似的，采用如s221和s222的制作工艺，对上述2个初始接触孔101
′
中的1个继续加深，形成的再次加深后的1个初始接触孔101
′
沿第三方向z的尺寸为，从堆叠结构110的上表面贯穿至第六层栅极层111延伸至连接区c的部分。
[0175]
这样，在堆叠结构110包括6层栅极层111的情况下，可以设置6个不同深度的接触孔101，以便于后续接触孔101内设置的接触部150与栅极层111连接，将外部电路提供的电信号传输至与其连接的栅极层111。
[0176]
可以理解的是，堆叠结构110中栅极层111的数量可以根据实际需求设置，本实施例对此不做限制。
[0177]
s300：如图29所示，在接触孔101内形成接触部150。接触部150与目标栅极层连接。
[0178]
示例的，接触部150包括介质层91和导电层92。接触部150围成空隙102。在多个接触孔101内沉积介质材料，介质材料覆盖接触孔101的侧壁形成介质层91。
[0179]
在多个接触孔101内沉积导电材料，导电材料覆盖接触孔101的侧壁和底部，形成导电层92。导电层92与一个栅极层111连接。
[0180]
s400、如图30所示，在堆叠结构110上形成绝缘层113。绝缘层113的部分嵌入凹槽103内，形成虚拟填充部160。
[0181]
在堆叠结构110上涂覆绝缘材料，绝缘材料填充与空隙102和凹槽103内，形成绝缘层113。位于凹槽103内的绝缘材料形成虚拟填充部160。
[0182]
在导电层92的内侧填充电介质材料，可节省制备接触部150所需导电材料的成本，并提高接触部150的整体结构的强度。
[0183]
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何
熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。