具有改良的绝缘栅型晶体管的半导体器件的制作方法

专利名称：具有改良的绝缘栅型晶体管的半导体器件的制作方法
技术领域：
本发明涉及装载于各种电子仪器上的存储器、光电变换器件、信号处理器件等半导体集成电路器件，特别涉及绝缘栅型晶体管。
近年来，人们希望把微细加工的功能元件付诸实用，如开发其栅长为亚微米量级的MOS晶体管，向高集成度方向努力。
图1至图3是表示现有技术的MOS晶体管构造的示意剖面图。图1是在具有栅极201、氧化膜202、源极203以及漏极204的单漏结构的N-MOS晶体管的最简单结构，其制造工艺也是简单的。但是，由于微细加工的进步，若栅长在约1.2μm以下，就会因热载流子导致MOS晶体管的工作性能变坏。图2是设置了低浓度区域205和206的结构，称为LDD(轻掺杂漏)结构。所述低浓度区是为了防止上述缺点而缓和源、漏间的电场用的。作为更微细化最新发展的DRAM用的LSL，提出了图3所示的薄型晶体管单元(TTC)。它在半导体基片211上设置一个槽，同时形成晶体管和电容。即，在槽内置有栅氧化膜213，在栅氧化膜213的侧面设有沟道214。在栅212的下部槽内填积多晶硅215，成为记忆用的电容电极，将其表面氧化，构成电容用的介电膜216。在多晶硅215的上部形成埋入的源极217。还具有多晶Si形成的作为字线218、漏极及位线的n+扩散层219，由隔离氧化膜220与邻接的单元电绝缘。在绝缘膜221和层间绝缘膜222上形成各自的布线图形223及224。此种TTC，由于晶体管和电容是在上下两个方向上形成的，所以具有面积小，不易因受α射线的影响而产生误动作，以及没有寄生晶体管等优点。
然而上述晶体管单元，在下述各点尚有改善的余地。
1)在图3的半导体器件中，仅从晶体管部分来看，深度/孔径比约为2左右，因此由于Si腐蚀中产生的缺陷，使成品率下降、还有在槽中难以形成均匀的优质绝缘膜，使可靠性也有问题。
2)还有在TTC中，一般用作控制电极材料的多晶硅、即使让杂质最大限度地扩散，其电阻率也不会降至1mΩcm，这就不能减小决定晶体管速度的传输、延迟时间。即使采用硅化物(Si金属合金来替代多晶硅，也得不到电阻率约为100～200μΩcm的高速、高成品率以及高可靠性的晶体管。
3)再有，通常由于控制电极同样淀积在半导体器件的表面，在控制电极表面反映出槽本身的凹凸不平，这是与平坦化背道而驰的。也就是，为了保持在这种控制电极上淀积的布线的可靠性，必须把控制电极上的绝缘膜作得厚些，必须用反复腐蚀法进行平坦化。此种办法。只是在凹部留下较厚的光刻胶，在rf等离子体中把光刻胶凹部的绝缘膜同时削去的方法，因rf给MOS晶体管带来的影响很大，所以有损于成品率和可靠性的危险也是大的。
本发明的目的在于解决上述技术课题，提供面积小且表面平坦的半导体器件。
为达此目的，依照本发明的半导体器件包含具有半导体形成的源区和漏区、栅绝缘膜和栅电极区的晶体管，其特征在于，沿基片的主表面方向并列设置上述源区和漏区、上述栅绝缘膜和上述栅电极区并至少将其中一部分埋入该基片内。
例如，本发明的包含具有由半导体形成的源区和漏区、栅绝缘膜和栅电极区的晶体管的半导体器件的制造方法，其特征在于包括将上述源区和漏区、栅绝缘膜和栅电极中的至少一部分埋设在半导体基片内的工序，将上述源区和漏区以及上述栅电极区沿上述基片的主要方向设置的工序。
根据本发明，把控制电极埋设在半导体基片表面之下，所以能实现面积小、且表面平坦的MOS晶体管，从而能得到高速且可靠性高的MOS晶体管。
下面结合


本发明。
图1～图3是现有技术各MOS晶体管的剖面图。
图4是说明本发明优选的实施形式的剖面图。
图5是本发明实施例的平面图和剖面图。
图6～图8是本发明各其他实施例的平面图。
图9是说明图8所示实施例的制造方法的示意剖面图。
图10是本发明另一实施例的平面图及等效电路图。
图11是又一种实施例的平面图及剖面图。
图12、图13是适合于实施形成本发明半导体器件的布线层的成膜方法的一种成膜装置的示意图。
图14是图12、图13所示装置的简略平面结构图。
图15是增加了图14中基片移动顺序箭头的简略结构图。
图16(A)至图16(D)是适合于形成本发明的半导体器件布线层的成膜方法的示意图。
以下对本发明进行说明，本发明不受下述实施例的限制，凡能实现本发明目的的结构都是许可的。
图4是说明本发明的理想的实施形式的剖面图。本发明是将MOS晶体管的控制电极区7的一部分或全部由半导体基片1的表面埋设而形成的。另外，本发明的实行MOS晶体管的晶体管工作的沟道部分6的一部分或全部是在该表面的下部形成的。
还有，本发明用化学气相反应选择淀积形成该控制电极的一部分或全部，平坦地形成了该半导体器件的表面。
图4所示的实施形式示出了源(漏)区5、绝缘膜2、2′以及布线层8，但如上所述，本发明不受此种结构的限制。
为在槽中形成控制电极区、并实现半导体器件的表面平坦度，用下述诸如铝一类的金属膜的选择淀积是有效的。
实施例1图5表示作为本发明实施例的MOS晶体管。图5(a)表示在由P型芯片1、场氧化膜2包围的部分内形成的N MOS晶体管3的平面图，图5(b)，5(c)及5(d)各自表示沿图5(a)的A-A′、B-B′以及C-C′线的剖面图。
本NMOS晶体管的源4和漏5设置在平面隔开的位置上，在由基片表面垂直向下的方向设置分别与源4、漏5邻接的栅氧化膜6，把与栅氧化膜6邻接的栅电极(控制电极)区7从基片表面埋设到比源4、漏5更深的深度，将源4和漏5隔开的区间是称为沟道9的进行晶体管工作的区域。本晶体管的表面由于控制电极的隐埋而大体上是平坦的。本发明的晶体管用层间绝缘层2′覆盖表面，通过为从源4漏5以及栅极引出电极的接触孔引出Al等金属布线8。在金属布线8的形成工序中，为了防止接触孔部位的Al塌陷，有效的方法是先把Al有选择地淀积在接触孔内，即只淀积在半导体基片上，在接触孔被填平后，再在绝缘膜表面上全面淀积布线材料，按图形形成布线。
本发明的MOS晶体管是用栅电极7控制源极4和漏极5之间沟道9的电导的元件。在源极4与漏极5之间施加一电压VD时，如在栅极7上外加一电压VG，所流过的电流由下式决定当VD＜VG-VT时，ID＝ (W)/(L) μCox〔(VG-VT)VD-1/2V2D〕当VD＞VG-VT时ID＝1/2Cox·μ· (W)/(L) (VG-VT)2(Cox栅电容，μ载流子迁移率，W沟道宽度，L沟道长度，VT阈值电压)目前对MOS晶体管的要求是1)要把晶体管做在小的面积内，2)晶体管能高速工作。
本实施例对上述两点进行了大幅度的改善，晶体管的面积只有以往的80%。与速度相关的重要因素是栅极电阻。现有技术使用的各多晶Si栅的电阻为30～80Ω/cm2，采用多晶化(ポリサィド)，达到2-5Ω/cm2，而本发明可以实现1×10-5Ω/cm2的低电阻。其理由在于，金属电极是直接埋入的，所用的Al具有单晶结构，而且因为是埋入型的，所以可把膜作得足够厚。
实施例2图6是根据本发明的NMOS晶体管的另一实施例的平面图。本实施例是为了实现进一步的高速化，把栅极7与源极和漏极5之间的重叠部分减小，而减少电容量的例子。即，通过改变栅电极7的配置，一方面要确保沟道，与图5所示之例相比，又可以减小电容量。
实施例3图7表示又一种实施例的平面图。本实施例的沟道部分9，由于中间设置了绝缘膜6，而不与构成栅极7的部件直接接触，隔着中间的多晶硅10而设置了栅极材料。根据此种结构，可防止栅极材料直接向绝缘膜扩散，并不管栅电极材料的功函数如何，由于使用了以往工艺中使用的多晶硅，均能得到具有与现有技术完全相同特性的MOS晶体管，而且由于进一步减少了栅极的串联电阻，故可以得到微细结构的高速MOS晶体管。
实施例4图8是本发明另一实施例的平面图。本实施例与图7所示的例子相比，为使栅电极与P型阱之间的寄生电容量进一步减小，加厚了栅极部件埋入部位的开口周围三个方向的氧化膜，就可大大减小寄生电容。
其次，叙述图8所示实施例的制造方法。图9(a)至图9(g)表示图8所示实施例沿A-A线的剖面。
首先，在N型Si基片101上，用现有技术的方法，形成P阱102，将基片表面12000
厚的氧化膜103的一部分去掉(图9(a))。
其次，以12000
厚的氧化膜103作掩模，按照使用Cl2，CBrF3气体的RIE(反应离子腐蚀)法腐蚀基片，形成槽104。基片腐蚀的深度为3μm(图9(b))。
然后除掉上述氧化膜103，在整个基片上全面形成1000
厚的热氧化膜105及SiN膜106，再去掉部分SiN膜(图9(c))。
采用以往使用的LOCOs法，只在除去了SiN膜106的部分形成场氧化膜107。形成条件是O221/分钟，H241/分钟;氧化温度为1000℃，膜厚为8000
。其后除掉SiN膜106(图9(d))。
接着，在HF的气氛中，完全除去基片上的氧化膜105后、形成栅绝缘膜108。形成温度为850℃，膜厚为180A。作为MOS晶体管栅极的一部分，用SiH4的热分解法在栅极绝缘膜108全表面上淀积一层多晶硅109，在CCl2F2气氛中，用RIE方法去掉其中的一部分多晶Si。为了形成MOS晶体管的源、漏扩散层110，以5×1015离子/cm2的剂量注入砷。另外砷也注入到多晶Si109中，起到降低多晶Si109电阻率的作用。然后，为了电激活源、漏扩散层，使用RTA(快速热退火)法进行1000℃15秒钟的热处理(图9(e))。
随后，只在上述多晶Si109上淀积Al111。
下文介绍该淀积方法。首先把基片放入CVD装置的反应室内，把反应室抽真空至1×10-8乇左右。然后，由供气管道供给DMAH。另外携带气体用H2。再使来自另一气体管道的作为反应气体的H2流过加热至270℃的基片。对此情况，典型的压力约1.5乇，DMAH的分压约5×10-3乇。用此办法，只在具有导电性的多晶Si109上选择淀积Al，而不在氧化膜108和场氧化膜107上淀积。因而，Al111形成了MOS晶体管栅电极的一部分(图9(f))。
然后淀积作为层间绝缘膜112的BPSG、为了引出电极，开接触孔113、114，用上述Al-CVD法，在接触孔113、114内填入Al(图9(g))。
如此则可制作出图8所示的MOS晶体管。
实施例5图10表示又一个实施例。图10(a)表示平面图，图10(b)表示等效电路图。本实施例为以共用的栅电极连接两个NMOS晶体管的例子。
实施例6图11表示了另一种实施例。图11(a)为平面图，图11(b)为剖面图。本实施例与图5～图10所示的实施形式根本的差异在于沟道部分11和12沿埋入的栅电极7、在与基片表面垂直的方向上形成。当栅电极7加有电压VG时，由源4流向漏5的电流，按箭头14的方向流动，再流入设置在由多晶Si和金属材料构成的栅极正下方的高掺杂区(n+)13。然后，电流再通过沟道12，按箭头15方向流入漏极5。电流中除存在沿与表面垂直的方向流动的电流成分之外，还存在着如图11(a)箭头16所示的沿表面流动的成分。
适用于本发明的成膜方法是使用氢化烷基铝气体和氢气，通过在贡献电子的基片上的表面反应而形成淀积膜的方法(以下称Al-CVD法)。
特别是，可用氢化-甲基铝或氢化二甲基铝作为原料气体，用H2气作为反应气体。在这些气体的混合气体中加热基片表面就可以淀积得到优质的Al膜。在选择淀积Al时，用直接加热或用间接加热，把基片表面温度保持在氢化烷基铝的分解温度以上、不到450℃为好，更好的是保持在260℃以上、440℃以下。
要尽量使基片在上述温度范围内加热的方法有直接加热和间接加热两种方式，不过，用直接加热把基片保持在上述温度，能以高的淀积速度形成优质的Al膜。例如，当使Al膜形成时的基片表面温度处在较理想的温度范围260℃～440℃时，能够以比电阻加热的300
～5000
/分钟还要高的淀积速度获得优质的膜。作为此种直接加热(由加热器具使能量直接传递给基片、使基片本身加热)的方法，例如，推荐用卤素灯、氙灯等灯加热法。作为间接加热方法的有电阻加热、可以用安置在为支承待形成淀积膜的基片而配置在淀积膜形成空间的基片支承部件上设置的发热体来进行。
依据此法，若在贡献电子的表面与不贡献电子的表面共存的基片上采用CVD法，就能只在贡献电子那部分基片表面上选择性良好地形成Al单晶。此种Al就成为所要求的各种性能均良好的电极/布线材料。也就是说，能达到降低小丘的发生概率和合金尖峰的发生概率。
可以认为，在作为贡献电子的表面的由半导体和导体组成的表面上，可选择形成优质的Al，而且由于Al的结晶性很好，所以几乎看不见，或极少有由于与下面的硅/等的共晶反应而形成的合金尖峰从而，采用这样的铝作半导体器件的电极，能取得超越以往一直持有的Al电极概念的，现有技术所预想不到的效果。
以上说明了在形成了贡献电子的表面，例如形成在绝缘膜上的半导体表面所露出的开孔内，淀积的Al成为单晶结构的情况。若用此种Al-CVD法也可以选择淀积如下的以Al为主要成分的金属膜，其膜的质量也呈现出优良的特性。
例如，在氢化烷基铝的气体和氢气中，还可加添下列气体进行适当组合作为混合气体的环境气体，选择淀积Al-Si、Al-Ti Al-Cu、Al-Si-Ti、Al-Si-Cu等等导电材料，也可以形成电极。这些添加的气体有SiH4、Si2H6、Si3H8、Si(CH3)4、SiCl4、SiH2Cl2、SiHCl3等包含Si原子的气体，TiCl4、TiBr4、Ti(CH3)4等包含Ti原子的气体，双乙酰丙酮化铜Cu(C5H7O2)、双二叔戊酰甲烷化铜Cu(C11H19O2)2、双六氟乙酰丙酮化铜Cu(C5HF6O2)2等包含Cu原子的气体。
另外，由于上述Al-CVD法即是选择性很好的成膜方法，又能使淀积出的膜具有良好的表面特性，所以，在后面的淀积工序中用非选择性成膜方法，在上述选择淀积得到的Al膜及作为绝缘膜的SiO2上，也形成Al或Al为主要成分的金属膜，就可以得到通用性高的合适的金属膜，用来作为半导体器件的布线。
具体的这类金属膜如下所列。选择淀积的Al、Al-Si、Al-Ti、Al-Cu、Al-Si-Ti、Al-Si-Cu，与非选择淀积的Al、Al-Si、Al-Ti、Al-Cu、Al-Si-Ti、Al-Si-Cu的组合等。
关于非选择淀积的成膜方法，有除上述Al-CVD法外的CVD法或溅射法等。
(成膜装置)下面介绍适用于形成本发明的电极的成膜装置。
图12至图14示意地表示出适用于上述成膜方法的金属膜连续形成装置。
该金属膜连续形成装置，如图12所示，由依靠阀门310a～310f在与大气隔绝的情况下可相互连通的装料阀门室311、作为第1成膜室的CVD反应室312、Rf腐蚀室313、作为第2成膜室的溅射室314以及另一个装料阀门室315构成，各室由各自的抽气系统316a～316e抽气减压。这里，上述的装料阀门室311是为提高吞吐量，在淀积处理之前把基片周围气氛抽净后，换入H2气氛所用的室。CVD反应室312是依照上述Al-CVD法，基本上在常压或减压下进行选择淀积的室，其构成是室内设有一个具有加热电阻317的基片支承件318，可把要淀积的基片表面至少加热到200℃～450℃的范围内，同时由CVD用原料气体通过导入管319导入室内，(这些原料气体有由氢气经鼓泡瓶319-1鼓泡气化的氢化烷基铝等)，而作为反应气体的氢气是通过气体管道319′导入的。下面的Rf腐蚀室313是在Ar的气氛中对选择淀积后的基片表面进行腐蚀清洁的室。室内设有一个可把基片至少在100℃～250℃范围内加热的基片支承件320和一个Rf腐蚀用的电极线321，同时也与Ar气供给管322相接。再下面的溅射室314是在Ar气气氛中用溅射法在基片表面上非选择淀积金属膜的室。室内设有一个至少可在200℃～250℃范围内加热的基片支承件323和一个固定溅射靶材324a的靶电极324，同时与Ar气供给管325相接。最后的装料阀门室315是在完成金属膜淀积之后，将基片取出进入大气之前的调整室。其构成便于用N2气更换反应气氛。
图13表示适用于上述成膜方法的金属膜连续形成装置的另一种结构实例。与图12相同的部分用相同的标号表示。图13的装置与图12的装置的不同之点在于，设置了卤素灯330作为直接加热装置，故基片表面可被直接加热，为此，在基片支承件312上安置一个卡爪331，用以把基片保持在悬浮状态。
用此种构成的直接加热基片表面的办法，可将如上所述的淀积速度进一步提高。
上述构成的金属膜连续形成装置，实际上如图14所示，实质上等效于以输运室326为中继室、把上述装料闸门室311、CVD反应室312、Rf腐蚀室313、溅射室314以及另一个装料闸门室315相互连结起来而构成的装置。按此种结构，装料闸门室311兼作装料闸门室315。在上述输运室326中，如图所示，设置一个可沿AA方向正反旋转、且可沿BB方向伸缩的作输运装置的臂327、如图15中箭头所示，移动该臂327，可在工艺过程中使基片在不暴露于大气的条件下，依次连续地从装料闸门室311移动到CVD室312、Rf腐蚀室313、溅射室314、再到装料闸门室315。
(成膜过程)现在说明形成根据本发明的电极和布线的成膜过程。
图16是说明根据本发明的电极和布线的成膜过程的示意透视图。
首先作概略说明。准备一个具有在绝缘膜上形成了开孔的半导体基片，将基片安放到成膜室内，使其表面保持在260℃～450℃根据用氢化烷基铝的DMAH气体与氢气的混合气氛中的热CVD法将Al选择淀积在开孔内暴露出的那部分半导体上。当然，如上所述那样导入含有Si原子的气体，也可以淀积Al-Si一类的以Al作主要成分的金属膜。然后用溅射法在选择淀积的Al和绝缘膜上非选择地形成一层Al或以Al为主要成分的金属膜。此后，在非选择淀积的金属膜上光刻形成所希望的布线形状，可形成电极及布线。
其次，参照图13和16作具体说明。首先，准备一基片。作为基片，例如准备在单晶Si晶片上形成设有各种孔径的开孔的绝缘膜。
图16(A)是表示基片一部分的示意图。这里，401是作为导电基片的单晶硅基片，402是热氧化硅膜，作绝缘膜(层)。403和404是开孔(暴露出的部位)，其孔径各不相同。410是暴露出的Si槽的底部。
在基片上形成将成为第一布线层的电极的Al膜的工序，参照图13介绍如下。
首先，将上述的基片放入装料闸门室311，如上所述，将氢气导入该装料闸门室311作为氢气气氛。然后，用抽气系统316b把反应室312抽真空达到约1×10-8乇。但是反应室312内的真空度劣于1×10-8乇，也能形成Al膜。
然后，由气体管道319供给经过鼓泡的DMAH气体。DMAH管道的携带气体用H2。
第二气体管道319′是为反应气体H2而设的。H2从该第二气体管道319′流出，调整未图示的慢渗漏阀的打开程度，把反应室312内的压力控制在一个预定值。此情况下的典型压力最好是大约1.5乇。由DMAH管道把DMAH导入反应管内。使总压强近似为1.5乇，而DMAH的分压强近似为5.0×10-3乇。然后，给卤素灯330通电、直接加热晶片。这样就可选择淀积Al。
经过预定的淀积时间后，立刻停止DMAH的供给。在此过程中，Al膜的预定淀积时间是指使Si(单晶硅基片1)上的Al膜厚度达到等于SiO2(热氧化硅膜2)的膜厚的时间，这可根据实验事先测定。
由此时的直接加热把表面温度控制在大约270℃。根据至此为止的工艺过程，如图16(B)所示，把Al膜405选择淀积在开孔内和槽内。
以上称为在接触孔内形成电极的第一成膜步骤。
在上述第一成膜步骤之后，用抽气系统316b把CVD反应室312抽气到真空度为5×10-3乇以下。同时将Rf腐蚀室312抽气至5×10-6乇以下。确认两室达到上述真空度后，打开阀门310c，用输运装置把基片从CVD反应室312移送到Rf腐蚀室313，关闭阀门310c。把基片输送到Rf腐蚀室313，用抽气系统116c把Rf腐蚀室313直抽到使真空度为10-6乇或更高的真空度。然后，经Rf腐蚀用氩气供给管道322提供氩气、使Rf腐蚀室313保持在10-1～10-3乇的氩气气氛中。把Rf腐蚀用基片支承件320保持在200℃，给Rf腐蚀用电极321施加100W的Rf功率，大约60秒、就可激发Rf腐蚀室313内的氩气放电。如若这样，用氩离子腐蚀基片的表面，可除掉CVD淀积膜的不要的表面层。在这种情况下的腐蚀深度大约相当于氧化层的厚度、大约100A。还有，这里，CVD淀积膜的表面腐蚀是在Rf腐蚀室中进行的，又因在真空中输送基片上的CVD膜的表面层不含大气中的氧，因此不进行Rf腐蚀也无妨。这种情况下，当Rf腐蚀室313与CVD反应室312及溅射室314的温差较大时，Rf腐蚀室313起着在短时间内实现温度变化的温度变更室的作用。
在Rf腐蚀室313内，完成Rf腐蚀之后，停止输入氩气，将Rf反应室313抽真空至5×10-6乇。再把溅射室314抽到5×10-6乇以下之后，打开阀门310d。然后把基片用输运装置从Rf腐蚀室313移动到溅射室314，再关闭阀门310d。
在基片输送到溅射室314之后，像Rf腐蚀室313那样，使溅射室314处于10-1～10-3乇的氩气气氛中，把已放置了基片的基片支承件323的温度设定在200～250℃。然后，用5～10KW的直流功率使氩气放电。用氩离子轰击诸如Al或Al-Si(Si0.5%)等靶材，使Al或Al-Si等金属以10000
/分钟左右的淀积速度进行成膜。该工艺过程是非选择的淀积工艺。把该步工艺称为形成与电极相连接的布线的第二成膜步骤。
在基片上大约形成5000
的金属膜后，停止供给氩气，并停止施加直流功率。在把装料闸门室311抽真空到5×10-3乇以下之后，打开阀门310e，移动基片。在把阀门310e关闭后，让N2气流装料闸门室311，直到达到一个大气压，打开阀门31310f，从装置中取出基片。
若依照上述第二Al膜淀积工艺过程，如图16(c)所示，可在SiO2膜402上形成Al膜406。
然后，把Al膜406刻成如图16(D)所示的图形，可得到所要求的布线形状。
(实施例)下面根据实验结果，说明上述Al-CVD法的出色效果，以及由此方法淀积于开孔内的Al是怎样优质的膜。
首先，在作为衬底的N型单晶硅的表面热氧化形成8000A的SiO2，进行光刻成形准备出多个0.25μm×0.25μm到100μm×100μm见方的各种孔径的开孔，露出下面的Si单晶(样品1-1)。
依照以下条件，用Al-CVD法，在这些基片上形成Al膜。以DMAH为原料气体，以氢气为反应气体，总压强为1.5乇，DMAH分压强为5.0×10-3乇，调整流过卤素灯的功率，直接加热，将基片表面温度设置在200℃～490℃，进行成膜。
其结果如表1所示。
由表1可见，当直接加热基片表面温度在260℃以上时，Al以3000～5000
/分钟的高淀积速度选择淀积在开孔内。
当基片表面温度在260°～440℃的范围内，检测开孔内的Al膜特性时，判明膜特性良好不含碳、电阻率为2.8～3.4μΩcm，反射率为90～95%，1μm以上小丘的密度为0～10、几乎无尖峰产生(0.15μ结的损坏概率)。
相反，当基片表面温度为200℃～250℃时，与260℃～440℃的情况相比，膜的质量稍微逊色，虽然从现有技术来看还是相当不错的，但其淀积速度还不能说是十分高。
还有，基片表面温度若高于450℃，反射率为60%以下，1μm以上小丘密度为10-104cm-2、合金尖峰的发生为0～30%、开孔内的Al膜的特性变差。
下面说明上述方法如何能适用于诸如接触孔或通孔一类的开孔。
也就是说，它较好地适用于由下述材料构成的接触孔/通孔结构。
在与上述样品1-1形成Al膜相同的条件下，在具有如下所述结构的基片(样品)上，形成Al膜。
在作为第1基片表面材料的单晶硅上，按CVD法形成作为第二基片表面材料的二氧化硅膜、按光刻工艺步骤进行刻图。露出部分单晶硅的表面。
此时的热氧化SiO2膜的厚度为8000
，单晶硅的露出部位，即开口的尺寸为0.25μm×0.25μm～100μm×100μm。这样就制备了样品1-2〔以下把此种样品记作“CVDSiO2(以下略称SiO2)单晶硅〕。
样品1-3是用常压CVD法成膜的掺硼氧化膜(以下略称BSG)/单晶硅。
样品1-4是用常压CVD法成膜的掺磷氧化膜(以下略称PSG)/单晶单。
样品1-5是用常压CVD法成膜的掺磷和硼的氧化膜(以下缩为BPSG)/单晶硅。
样品1-6是用等离子体CVD法成膜的氮化膜(以下略称P-SiN)/单晶硅。
样品1-7是热氮化膜(以下略称T-SiN)/单晶硅。
样品1-8是用减压CVD法成膜的氮化膜(以下略称LP-SiN)/单晶硅。
样品1-9是用ECR装置成膜的氮化膜(以下略称ECR-SiN)/单晶硅。
还有，如下所列的由第1基片表面材料(18种)与第2基片表面材料(9种)的全组合，构成样品1-11至1-179(注意缺少样品号1-10、20、30、40、50、60、70、80、90、100、110、120、130、140、150、160170)。采用单晶硅(单晶Si)、多晶硅(多晶Si)、非晶硅(非晶Si)、钨(W)、钼(Mo)、钽(Ta)、硅化钨(WSi)、硅化钛(TiSi)、铝(Al)、铝硅(Al-Si)、钛铝(Al-Ti)、氮化钛(Ti-N)、铜(Cu)、铝-硅铜(Al-Si-Cu)、铝钯(Al-Pd)、钛(Ti)硅化钼(Mo-Si)、硅化钽(Ta-Si)作为第一基片表面材料。采用T-SiO2、SiO2、BSG、PSG、BPSG、P-SiN、T-SiN、LP-SiN、ECR-SiN作第2基片表面材料。以上所有的样品均可形成堪与样品1-1相比的良好的Al膜。
然后，在如上所述的选择淀积了Al的基片上，采用溅射方法，非选择地淀积Al，再进行刻图。
其结果，采用溅射法得到的Al膜和开孔内选择淀积的Al膜相比，由于开孔内的Al膜表面性能好，其接触状态在电气和机械两方面都具有高的耐久性。
如上所述，根据本发明，由于把控制电极隐埋在半导体基片表面的下部，可以实现面积小，而且表面平坦的绝缘栅型晶体管，从而可以得到高速且可靠性高的绝缘栅型晶体管。
权利要求
1.一种含有半导体形成的源区、漏区、栅绝缘膜以及栅电极区的绝缘型晶体管的半导体器件，其特征在于，所说源区和漏区、所说栅绝缘膜及栅电极区沿半导体基片的主表面方向并列设置，至少其中的一部分隐埋在所说的基片内。
2.一种如权利要求1所述的半导体器件，其特征在于，上述晶体管的沟道沿着与上述基片主表面相交的面方向形成，载流子沿该主表面的方向移动。
3.一种如权利要求1所述的半导体器件，其特征在于，在上述栅电极区之下形成半导体区，上述源区和漏区夹住该栅电极区而设置。
4.一种如权利要求1所述的半导体器件，其特征在于，构成上述栅电极的构件是电阻率为10μΩcm以下的材料。
全文摘要
半导体器件，包括具有由半导体形成的源和漏区、栅绝缘膜和栅电极区的晶体管，所述源、漏、栅绝缘膜和栅电极沿基片的主表面并列设置，其中至少一部分隐埋在该基片内。根据本发明，能够使MOS晶体管的面积小且表面平坦，从而能得到高速且高可靠的MOS晶体管。
文档编号H01L21/768GK1057131SQ9110368
公开日1991年12月18日 申请日期1991年6月3日 优先权日1990年6月4日
发明者松本繁幸 申请人:佳能株式会社