专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置全面采用的半导体基板与上层导电层的接点构造。
随着半导体装置的高度集成、元件微型化，接点直径也细微化，而且在一个装置内形成的接点个数也变得庞大，从而个体特性的改善影响着半导体装置本身的特性。例如，随着接点直径的细微化，接触电阻增大，在半导体装置内传送信号时形成障碍，成为造成信号延迟和晶体管动作不稳定的因素。
而且，从接点泄漏到半导体基板的漏电流，就各个接点来说即便是电流较小场合，在对数干乃至数万以上元件进行集成化的半导体装置中，也形成为大的泄漏电流，以后形成进一步高度集成化的半导体装置时，占总消耗功率的比例就会增大。而且，还有随着元件规模造成的半导体基板其浓度上升，接点的耐压下降，使得工作电压的限定没有余地这种问题。
图56示出现有技术接点构造的截面图。该图中，101是包含第一导电型杂质，例如P型杂质的半导体基板，102是在半导体基板101上层积的层间绝缘膜，103是层间绝缘膜2内开口的接触孔，104是接触孔103内埋设导电物质形成的接点，105是配置形成为与接点104相接的配线层，106示出的是形成在从接点104底部的半导体基板101表面开始至规定深度的区域内的、包含第二导电型杂质、例如N型杂质的杂质区。
如图56所示构成的接点构造，在形成过程中使接触孔103开口后，根据需要增加防漏电流用的离子注入，然后在接触孔内埋设多晶硅、钨、钛、铝等导电物质，形成接点104。
图57示出图56所示现有接点构造一例从接点104底部半导体基板101表面向深度方向的杂质分布。杂质区106第二导电型杂质浓度从半导体基板101表面按深度增加方向缓慢减少。而且，半导体基板101的导电型即第一导电型的杂质浓度在2.5μm深度内为1×1016至1×1017cm-3之间。示意第一导电型杂质浓度的曲线与示意第二导电型杂质浓度的曲线相交的交点位于距半导体基板101表面的深度在0.5至0.64μm位置，这时杂质浓度为1×1017cm-3量级的浓度。
而且，如图58所示作进晶体管时，注入阈值控制用第一导电型杂质，形成杂质层107。随着规模法则接点直径微细化，与有源区的接触面积就较小，因而接触电阻就上升。
而且，在使接点104与半导体基板101和杂质层107相接触形成的时候，由于照相制版工艺中的对准误差等，本来应形成接点的位置不能形成接点，处于与隔离氧化膜下硅表面相接触状态，进而就会产生漏电流增大这种问题。
此外，还有接点104的结耐压随着基板浓度的上升而不断下降这类结耐压问题。
综上所述，这类现有接点构造在结耐压下降、漏电流增大、接点电阻增加等方面，以及要低价格生产产品所进行的制造工艺的简化，和元件间隔离所需的隔离耐压保障等方面成问题。
本发明的半导体装置，其特征在于包括第一导电型半导体基板；至少一层形成在所述半导体基板中的第一导电型杂质层；透过至少一层所述杂质层并延伸至距所述半导体基板主面规定深度的第二导电型杂质区，形成于所述半导体基板上与所述杂质区相接触的接触导体。
而且，本发明的半导体装置，至少一层所述杂质层位于比所述杂质区深的位置，而且不与所述杂质区触及。
而且，本发明的半导体装置，多层所述杂质层由所述杂质区透过。
而且，本发明的半导体装置，至少一层所述杂质层其中具有与所述杂质区相接触的第一区和从所述第一区延伸的第二区，所述第一区的杂质浓度低于所述第二区。
而且，本发明的半导体装置，所述杂质区在多个所述杂质层之间或跨所述一个杂质层其杂质浓度较低的位置有一终止底面。
而且，本发明的半导体装置，所述杂质区比所述接触导体宽。
而且，本发明的半导体装置，还包括与所述半导体基板所述主面上的所述杂质区相接触形成的第二导电型杂质层。
再者，本发明的半导体装置，所述接触导体是与所述半导体基板所述主面上形成的元件隔离区相接触形成的。
此外，所述接触导体具有一相对于所述半导体基板所述主面倾斜进入所述半导体基板的底面。
图1是示意本发明实施例1的接点构造截面图。
图2是示意本发明实施例1制造工序的流程图。
图3是示意本发明实施例1制造工序的流程图。
图4是示意本发明实施例1制造工序的流程图。
图5是示意本发明实施例1制造工序的流程图。
图6是示意本发明实施例1制造工序的流程图。
图7是示意本发明实施例1制造工序的流程图。
图8是示意本发明实施例1制造工序的流程图。
图9是示意本发明实施例1接点构造的杂质分布图。
图10是本发明实施例2接点构造的截面图。
图11是本发明实施例3接点构造的截面图。
图12是本发明实施例4接点构造的截面图。
图13是本发明实施例4接点构造的截面图。
图14是本发明实施例4接点构造的截面图。
图15是本发明实施例5接点构造的截面图。
图16是本发明实施例6接点构造的截面图。
图17是示意本发明实施例6制造工序的流程图。
图18是示意本发明实施例6制造工序的流程图。
图19是示意本发明实施例6制造工序的流程图。
图20是示意本发明实施例6制造工序的流程图。
图21是示意本发明实施例7接点构造的截面图。
图22是示意本发明实施例7制造工序的流程图。
图23是示意本发明实施例7制造工序的流程图。
图24是示意本发明实施例7制造工序的流程图。
图25是示意本发明实施例7制造工序的流程图。
图26是示意本发明实施例7制造工序的流程图。
图27是本发明实施例8接点构造的截面图。
图28是示意本发明实施例8制造工序的流程图。
图29是示意本发明实施例8制造工序的流程图。
图30是示意本发明实施例8制造工序的流程图。
图31是示意本发明实施例8制造工序的流程图。
图32是示意本发明实施例8制造工序的流程图。
图33是示意本发明实施例8制造工序的流程图。
图34是本发明实施例9接点构造的截面图。
图35是本发明实施例10接点构造的截面图。
图36是本发明实施例11接点构造的截面图。
图37是本发明实施例12接点构造的截面图。
图38是本发明实施例13接点构造的截面图。
图39是本发明实施例14接点构造的截面图。
图40是本发明实施例14制造工序的流程图。
图41是本发明实施例14制造工序的流程图。
图42是本发明实施例14制造工序的流程图。
图43是本发明实施例14制造工序的流程图。
图44是本发明实施例14制造工序的流程图。
图45是本发明实施例14制造工序的流程图。
图46是本发明实施例15接点构造的截面图。
图47是本发明实施例15制造工序的流程图。
图48是本发明实施例15制造工序的流程图。
图49是本发明实施例15制造工序的流程图。
图50是本发明实施例15制造工序的流程图。
图51中说明本发明实施例16所需的接点平面图。
图52中说明本发明实施例16所需的接点平面图。
图53中说明本发明实施例16所需的接点平面图。
图54中说明本发明实施例16所需的接点平面图。
图55是本发明实施例16接点构造的截面图。
图56是现有技术接点构造的截面图。
图57是示意现有技术接点构造的杂质分布图。
图58是现有技术接点构造的截面图。
实施例1图1示出本发明实施例接点构造截面图。图1中，1示出含第一导电型例如P型杂质的硅单晶制成的半导体基板，2示出在半导体基板1上层积、由硅氧化膜等绝缘物质制成的层间绝缘膜，3示出从层间绝缘膜2的上面开始与半导体基板1表面碰接形成有规定开口直径、例如水平方向形成尺寸为1.0μm这种开口直径的接触孔，4示出由埋设于接触孔3内的导电性物质制成的接点，5示出由导电性物质制成、配置形成在层间绝缘膜2上、与接点4相接的配线层，6、7分别示出形成于距半导体基板1表面不同深度位置、与半导体基板1相同含第一导电型例如P型杂质的杂质层，按靠近半导体基板1表面近的顺序形成有杂质层6、7。
8示出形成于比杂质6、7深的位置，包含第一导电型、例如P型杂质的杂质带。
该杂质层6、7和杂质带8当中最靠近半导体基板表面的杂质层6在接点4附近形成晶体管时，起到阈值调整用杂质层的作用。9示出接点4下半导体基板1内从半导体基板1表面一直到杂质层6、7形成位置间形成的第二导电型杂质区。而且，在该截面1中，相对于接点3水平方向的形成尺寸为1.0μm，杂质区9水平方向的形成尺寸为1.2μm大小，为接点3水平方向形成尺寸1.2倍大小。
图1所示的杂质层6、7、杂质带8和杂质区9在图中是分别明确区分示意一定区域的，但实际上是在一定区域内存在杂质浓度分布，在带状杂质层6、7、杂质带8的上端和下端浓度较小，而在该区间中点浓度较大。
接下来用图2至图8说明本实施例图1接点构造的制造方法。首先，如图2所示，对P型半导体基板1进行杂质硼的注入，从半导体基板1表面一直到规定深度形成第一导电型杂质带8。
接下来，如图3所示，与杂质带8的形成同样，进行杂质硼的注入，通过调整该注入量和注入能量，在比杂质带8形成位置浅的位置形成第一导电型杂质层7。接着，如图4所示在比杂质层7浅的位置形成第一导电型杂质层6。
此后，如图5所示用CVD技术或溅射等技术在半导体基板1表面整面上层积规定厚度的绝缘物质，例如硅氧化膜，形成层间绝缘膜2。然后，如图6所示通过照相制版在层间绝缘膜2上形成去掉接点图案的抗蚀剂图案10。然后，如图7所示将该抗蚀剂图案10作为蚀刻掩模，对层间绝缘膜2进行各向异性蚀刻，形成从层间绝缘膜2表面至半导体基板1表面的接触孔3。此后，除去抗蚀剂图案10。
接着，如图8所示，进行磷/砷杂质注入，从杂质7、杂质带8形成位置之间一直到半导体基板1表面，形成第二导电型例如N型杂质区9。接下来，在接触孔3内埋设导电性物质例如钨或氮化钛或多晶硅等，形成接点4，同时在层间绝缘膜2表面上形成导电性物质制成的配线层5，可由此得到图1所示的接点构造。这里形成的配线层5在图1所示场合是相对截面图左右延伸配置的，但也可以配置在层间绝缘膜2表面上任意方向。
图9示出图1所示接点构造接点4下部半导体基板1所含杂质浓度从半导体基板1表面开始在深度方向上的分布图。
如图9所示，着眼于第一导电型杂质浓度的话，随着半导体基板1深度增大，分别形成有杂质层6的极大点a、杂质层7的极大点b、杂质带8的极大点c。着眼于第二层电型杂质浓度的话，第一导电型杂质极大点b与极大点c之间杂质浓度最小位置(极小点，或极大点与位于其下部距离最近的极小点之间区域)X处，互相交叉着表示第一、第二杂质量的曲线。
具体来说，在杂质区9底面与半导体基板1结位置处，由于不论杂质区9还是半导体基板1杂质浓度都较小，因而与杂质浓度较大场合相比，即便是加上相同电压，耗尽层也容易变宽，延伸范围变大，直到加在接点上的电压较大结才会击穿，具有提高接点耐压这种效果。此外，还有减少接点结电容这种效果，通过将这种接点构造用于半导体装置，可以做成性能出色的装置。
实施例2图10示出的是实施例1未形成图1所示接点构造杂质带8的接点构造，本实施例中，杂质区9的底面与杂质浓度低的半导体基板1相接，成为接点耐压提高的构造。
实施例3图11与实施例1在图1所示接点构造的接点4下部半导体基板1内部形成杂质区域9的构造有所不同。实施例1中杂质区9是在与杂质层6、7两层相接的状态下配置形成的，但本实施例中，杂质区9是仅与半导体基板1内分别形成于不同深度的杂质层6、7和杂质带8当中最接近半导体基板1表面位置形成的杂质层6相接状态下配置形成的。
象这样配置形成有杂质区9的接点构造当中，杂质层所含杂质即第一导电型杂质的分布图与图9所示场合相同，杂质区9中的杂质即第二导电型杂质浓度相对于基板深度的函数关系，是在第一导电型杂质峰a、峰b中间杂质浓度极大点与位于其下部最近距离的极小点之间区域内，处于第一导电型杂质量与第二导电型杂质量相交叉的状态。杂质区9的底面在半导体基板1内杂质浓度较小位置处接合，因而接点4加上电压时，这部分耗尽层的延伸范围变大，具有提高接点耐压这种效果。
实施例4图12就本发明其他实施例示出接点截面构造。
图12是在实施例1图1所示截面构造上附加设置杂质层，在半导体基板1表面形成使第二导电型杂质扩散的杂质层11。
图13示出图12所示接点构造适应MIS型晶体管源极/漏极电极时的截面构造。图13中，12示出开关晶体管的控制电极，11a、11b分别示出源极区域、漏极区域。此外，与先前说明所用标号相同的标号示出的是相同或相应部分。源极区域11a、漏极区域11b其杂质浓度设定为1×1018cm-3至1×1021cm-3，配置于距半导体基板1表面深度0.2μm之间位置形成的。
利用该图13的接点构造，与实施例1接点构造相同，在电连接源极区域11a、漏极区域11b与配线层5的接点4的下部，借助于多次杂质注入，使得杂质层变成为形成有多个杂质浓度峰和极小点的杂质分布，来提高接点的结耐压，而且可以减小结电容，具有可以形成性能出色半导体装置这种效果。
图14示出仅形成了杂质层6、7当中任意一层的时候。这种接点构造中，杂质区9的底面也是形成在杂质层6或杂质层7与还要深位置上形成的杂质带8之间的，因而与实施例1图1所示接点构造相同，结电容小，可以提高接点的结耐压。
实施例5利用接点构造截面15说明实施例5的接点构造。图15所示接点构造，除了实施例1接点构造之外，还在距半导体基板1表面至形成有杂质层6的深度之间位置附加形成有杂质层12。通过形成这种杂质层12，半导体基板1内第一导电型杂质浓度极大点与位于其下部距离最近的极小点之间区域增加，杂质区9的底面与半导体基板1的接合位置就容易设定在第一导电型杂质浓度极大点与位于其下部距离最近的极小点之间区域。
此外，用图15所示接点构造形成是开关晶体管等时候，用多层杂质层、具体来说，杂质层12和杂质层6两层构成沟道区，进行阈值调整，由于杂质量较少，因而与借助于一次离子注入形成一层杂质层、构成沟道的情况相比，具有开关晶体管耐压等特性提高这种效果。
实施例6用接点构造截面16说明另一实施例的接点构造，图16所示接点构造中，杂质区9的形状变成为在水平方向上比先前说明的实施例1杂质区9大。象这样由于使杂质区9在水平方向上变大，在接点4上加电压时，可加大从杂质层6、7与杂质区9的结开始延伸的耗尽层延伸范围，就可以进一步提高接点耐压。
接下来说明图16所示接点构造的制造方法。首先，如图17所示，与实施例1相同，在半导体基板1内形成第一导电型杂质层6、7和杂质带8，再层积层间绝缘膜2，与实施例1相比，在层间绝缘膜2内形成开口面积较大的接触孔3。
接下来，如图18所示，进行磷/砷注入，与实施例1所示的相比，形成水平方向形成尺寸较大的杂质区9，进行处理时使杂质分布与实施例1的图9相同。这时杂质区域9的水平方向形成尺寸比实施例1所示杂质区域9的水平方向大小来得大，其形成尺寸为1.4μm大小。
然后，如图19所示，利用CVD技术在接触孔3内和层间绝缘膜2上层积硅氧化膜等绝缘膜，然后进行各向异性的蚀刻，在接触孔3的内壁仅剩下绝缘膜，形成侧壁3a。由于形成这种侧壁3a，因而接触孔3开口径实际减小，故而可以形成与实施例1所示接触孔3相同大小的开口直径1.0μm。因而，相对于接触孔开口直径(与接触孔4水平方向形成尺寸相同尺寸)1.0μm，杂质区9水平方向大小显然是其1.4倍，为1.4μm形成尺寸。
接下来，在内壁形成有侧壁3a的接触孔3内和层间绝缘膜2上配设铝等制成的配线层，然后通过图案制版形成配线层5。
如上所述，采用先将接触孔3比接触孔实际开口直径形成得较大，在杂质区9离子注入后通过配设侧壁3a使开口直径减小这种方法，相对于接点4水平方向形成尺寸，使杂质区9水平方向形成尺寸的大小设定为1.2倍大小尺寸，因而可以加大杂质区9与半导体基板1、杂质层6、7相接合面积，故而可以获得高耐压接点构造。
即便是如实施例2、3中说明的使杂质层数增减或变动距半导体基板1表面深度形成杂质区9这种构造，还是可以与实施例6同样形成为在水平方向有较大尺寸，同单通过开口直径1.0μm接触孔垂直向基板进行离子注入所得到的杂质区9的水平方向尺寸(1.2μm)相比，可以形成较大杂质区形成尺寸，从而获得接点耐压提高的效果。
此外，还示出获得与图16相同、接点4下部形成的杂质区9形成为在水平方向具有较宽广面积的接点构造的另一方法。首先，进行与实施例1中至图7制造工序相同的处理，在半导体基板1内形成杂质带8、杂质层7、6，再形成具有接触孔3的层间绝缘膜2。这里形成的接触孔3的开口直径与实施例1形成的接触孔的开口直径相同，有一边为1.0μm。
从此接触孔3向半导体基板1注入杂质时，如图20所示，通过向半导体基板1某一主面从垂直和倾斜方向注入杂质离子，与单单向半导体基板1其一主面垂直注入杂质的情况相比，可以在水平方向上形成大出0.2μm以上尺寸的杂质区9。
象这样斜向进行杂质离子注入，也可以获得与图16所示接点构造相同效果的接点构造。
这里示出的是杂质区9水平方向的某一形成尺寸比实施例1半导体装置杂质区9的尺寸大0.2μm的例子，但这只是一个例子，不用说，可以使杂质区9的水平方向形成尺寸大出0.2μm以上，可以使接点耐压进一步提高。
实施例7接下来说明另一实施例。图21所示本实施例接点构造与实施例1至6接点构造不同之处在于，实施例1至实施例6中，杂质层6、7和杂质带8分别在相同水平面上其杂质浓度都是均匀的，但本实施例7中，分别配置形成有与杂质层6相同深度比杂质层6浓度小的低浓度杂质层13，与杂质层7相同深度比杂质层7浓度小的低浓度杂质层14。其他构成与先前说明的实施例相同，相同标号表示相同或对应部分。
接下来说明图21接点构造的制造方法。首先，如图22所示，与先前另一实施例相同，在第一导电型半导体基板1内注入第一导电型杂质离子，形成与实施例1相同的杂质带8，然后，在此杂质带8浅的位置进行第一导电型杂质离子注入，形成与实施例1的杂质层7相比杂质浓度较低的低浓度杂质层14。
然后，如图23所示，与形成低浓度杂质层14时候相同，以比低浓度杂质层14形成时小的杂质注入能量进行离子注入，在比低浓度杂质层14浅的位置形成低浓度杂质层13。
接下来，如图24所示，在位于相对于接点4单侧位置的区域，通过规定低浓度杂质区，形成与实施例1所示杂质层7相同杂质浓度的区域即杂质层7a。形成杂质层7a的区域已经形成了低浓度杂质层14，因而可以通过经抗蚀剂掩模15增加注入第一导电型杂质例如硼，来加大杂质浓度。同样，可以通过对形成有杂质层7a的区域上配置有低浓度杂质层13的区域，增加注入硼，形成与实施例1所示杂质层6相同杂质浓度的区域即杂质层6a。然后除去抗蚀剂掩膜15。
然后，如图25所示，在半导体基板1整面层积硅氧化膜等绝缘物质制成的层间绝缘膜2达规定厚度，在层间绝缘膜2上低浓度杂质层6a、7a形成区上形成除掉接触孔3图案的抗蚀剂图案，以此作为掩模对层间绝缘膜2进行各向异性的蚀刻，形成接触孔3。除去抗蚀剂图案后，如图26所示，通过进行磷/砷注入，与实施例1所示杂质区9相同形成杂质区9。接着，可以在接触孔3中埋设，在层间绝缘膜2上选择性地配置形成由铝等导电物质制成的配线层5，形成图21所示接点构造。
这样，通过在与杂质区9另一区域接合面相接的区域和杂质区9附近选择的区域配置形成低浓度杂质层13、14，在接点加有电压时，可以使从杂质区9开始延伸的耗尽层的延伸范围有选择地导向低浓度杂质层13、14一侧，从而可以达到降低电容的意图。
实施例8接下来说明另一实施例。图27所示接点构造的截面图中，标号16是让半导体基板1表面电气分离相邻元件用的LOCOS分离膜，此外，与先前说明所用标号相同标号表示相同或相应部分。图27所示的接点构造与实施例1至5所示的接点构造有所不同，LOCOS分离膜16形成后，对LOCOS分离膜端部进行蚀刻，加工成接点4与LOCOS分离膜16的蚀刻截面相接的构造，因而与接点4下部形成的杂质区域9相接，形成多个杂质层时，在形成有LOCOS分离膜16区域的半导体基板1内，在LOCOS分离膜16内注入杂质，故而杂质层数比未形成LOCOS分离膜的区域少。
接下来说明图27所示接点构造的制造方法。首先，如图28所示，在半导体基板1表面整面顺序层积氧化膜17、氮化膜18，然后，再有选择地蚀除氮化膜和氧化膜，使得半导体基板1部分表面显露出来。然后，如图29所示，通过热氧化处理，使显露出来的半导体基板1的表面氧化，获得由硅氧化膜制成的LOCOS分离膜16。
然后，如图30所示，除去氮化膜18、氧化膜17，按照实施例1中形成杂质带8时相同条件离子注入半导体基板1所含的第一导电型杂质，例如硼，形成杂质带8a。这种杂质带8a由于半导体基板1表面随LOCOS分离膜16的形成而隆起，形成级差，因而在半导体基板1内，杂质浓度峰的形成位置是形成为有级差的杂质带8a这样的。
然后，如图31所示，对半导体基板1整面注入硼，使得未形成LOCOS分离膜16区域的半导体基板1内的杂质分布如图9所示来形成杂质层7b，接下来如图32所示，调整注入能量等，再进行硼的整面注入，在此杂质层7b浅的位置上形成杂质层6b。
接着在半导体基板1的整面上层积硅氧化膜等层间绝缘膜2达规定厚度，如图33所示，在使LOCOS分离膜16的边缘部分部分蚀刻除去状态下形成接触孔3。然后，在半导体基板1整面注入磷/砷等杂质离子，靠从接触孔3注入的杂质在半导体基板内杂质层7b与杂质层8a间形成底面，这样形成杂质区9。
然后，接接触孔3内埋设导电物质，形成接点4，并且在层间绝缘膜2整面层积导电物质，对这种导电物质进行图案制版，形成配线层5，由此可得到图27所示接点构造。对于构成接点4和配线层5的导电物质来说，可以采用铝、钨、氮化钛、多晶硅。
象这样，与LOCOS分离膜16边缘部分相接这样形成接点4时，杂质区9的底面也形成在杂质层7b、8a间，因而接点4加有电压时，杂质区9的底面与杂质浓度低的逆导电型区域相接，因而耗尽层宽度变大，具有提高接点耐压这种效果。
而且，如图27所示那样处理接点4的规定截面时，在接点4左右，杂质层7b、8a形成深度不同，杂质层6b仅形成在未形成LOCOS分离膜16的区域，可以在水平方向上也加大从杂质区9与半导体基板1边界开始延伸的耗尽层延伸范围，从而可以使接点耐压提高。
实施例9图34示出使实施例8接点构造适应MIS型晶体管源极/漏极区域的构造。图34所示接点构造，在有源区即半导体基板1表面形成有第二导电型杂质层，该杂层成为源极/漏极区域11a。这样，可以通过附加形成杂质层，构成晶体管的源极/漏极区域。
实施例10参照图35说明实施例10。该实施例10与实施例8接点构造不同之处在于，实施例8中图27的接点构造在半导体基板1内形成与半导体基板1相同注入第一导电型杂质的杂质带8a，但本实施例10中图35的接点构造不存在杂质带8a。
在这种接点构造中，半导体基板1与杂质区9的底面相接的PN结在半导体基板一侧杂质深度仍然较小，因而接点4加有电压时，与实施例8的场合相同，至半导体基板1一侧的耗尽层延伸范围变大，从而接点结耐压提高。
实施例11参照图36说明实施例11。本实施例11与实施例8在接点构造上的不同之处在于，实施例8中图27的接点构造，在半导体基板1内形成的杂质区9是与杂质层6b、7b任一层都直接形成，而杂质区9的底面是形成为位于杂质层7b与杂质带8a之间。
这种接点构造，由于杂质区9的底面形成为位于杂质层6b、7b间第一导电型杂质浓度小的区域，因而接点4加有电压时，从半导体基板1与杂质区域9的PN结开始延伸的耗尽层在低浓度区部分形成得较宽，具有接点耐压提高这种效果。
实施例12接下来参照图37说明实施例12。本实施例12与实施例8在接点构造上的不同之处在于，本实施例接点构造中，除了实施例8中图27接点构造，还在半导体基板1表面附加形成有包含第一导电型杂质的杂质层12a。
通过该杂质层12a的形成，有源区的杂质层层数变为3层，从半导体基板1表面开始在深度方向上具有杂质分布时，随着第一杂质峰的个数增加，杂质极小点个数也在增多，可以通过将杂质区9的底面形成位置配置形成在杂质极小点处，形成耗尽层容易变宽的接点构造，具有可以使接点结耐压提高这种效果。
实施例13参照图38说明实施例13。本实施例与实施例8在接点构造上的不同之处在于半导体基板1内形成的杂质区9的形状，在实施例8的截面构造中，杂质区的水平方向尺寸为1.2μm量级大小，但在本实施例13中，杂质区9的水平方向尺寸形成得稍大，为1.4μm量级大小。
杂质区9的水平方向尺寸形成得较大，为1.4μm量级，因而杂质区9与半导体基板1、杂质层6b、7b的结面积实际较大，结的杂质浓度下降，因而具有接点结耐压提高这种效果。
这里示出的是杂质区9水平方向形成尺寸比实施例1半导体装置杂质区9尺寸大0.2μm的例子，但这只不过是一例，不用说，通过使杂质区9水平方向形成尺寸大出0.2μm以上，还可以进一步提高接点耐压。
实施例14接下来说明实施例14。先前说明的实施例8中，接点4是将部分LOCOS分离膜16的边缘蚀刻除去，处于接点4与LOCOS分离膜10相接状态这样一种接点构造，半导体基板1内形成的杂质层6b、7b和杂质带8a不论哪一种其杂质浓度的峰值均在1×1017cm-3量级或以上值，具有高浓度。
如图39所示，本实施例14接点构造方法，其特征在于，形成于接点4下部半导体基板1的杂质区9的边界部和未形成LOCOS分离膜16的区域形成的杂质层13a和14a中的一部分其杂质浓度比实施例8中的小。
接下来说明图39所示接点构造的制造。首先，按照实施例8中图28至图30制造方法，在半导体基板1上分别形成LOCSO分离区16、再在半导体基板1第一导电型例如P势阱内形成第一导电型杂质带8a。然后，如图40所示，靠离子注入注入第一导电型杂质，形成比实施例8杂质层7b杂质浓度小的低浓度杂质层14a。接下来，如图41所示，将杂质注入能量设定得较小，形成杂质浓度比实施例8杂质层6b小的低浓度杂质层13a。
然后，如图42所示，对未形成LOCOS分离膜16的区域和LOCOS分离膜16的端部，即绝缘膜膜厚低于规定值的区域，形成抗蚀剂图案19，然后以抗蚀剂图案19为掩模，以与杂质层14a形成时相同能量离子注入第一导电型杂质，在LOCOS分离膜16下部形成与实施例8杂质层14相同浓度的杂质层14b。
接下来，如图43所示，抗蚀剂图案19除去后，用CVD技术或测射等方法层积规定厚度的硅氧化膜等绝缘物质，再层积层间绝缘膜2。然后，如图44所示，在层间绝缘膜2上面通过照相制版对除掉接触孔图案的抗蚀剂图案进行图案制版，将该抗蚀剂图案作为蚀刻掩模，对层间绝缘膜进行各向异性蚀刻，将LOCOS分离膜16端部的一部分和层间绝缘膜2蚀刻除去，对接触孔3进行开口，除去抗蚀剂图案19。
然后，如图45所示，在半导体基板1的整面上离子注入第二导电型杂质例如磷/砷，接触孔3下部形成杂质区9。该杂质区9的底面与先前对另一实施例说明的接点构造相同，形成为处于杂质层14a与杂质带8所夹区域，使得第二导电型杂质区9的底面相接的第一导电型半导体基板1的杂质浓度较小。
接下来，用CVD技术或溅射等方法在接触孔3内埋设多晶硅等导电物质，形成接触孔4，再在层间绝缘膜2上层积导电物质。然后，经照相制版、各向异性蚀刻等工序对配线层5形成图案，可以形成图39所示接点构造。
图39接点构造中，与实施例1至8所示接点构造相同，由于杂质区9的底面同杂质层14a与杂质带8a之间杂质浓度小的区域相接，因而接点4加在电压时，从结点延伸的耗尽层处于容易延伸的状态。因而可以使接点耐压提高。
而且，通过形成低浓度杂质层13a、14a，可以使接点4加有电压时产生的耗尽层延伸范围有选择地延伸至低浓度杂质层13a、14a一侧。
实施例15图46对实施例15的接点构造示出其截面构造。图46所示构造在接点4与无源区域的元件分离绝缘膜20相接位置A，接点4的一部分形成为埋入时具有距半导体基板1表面70度以上较陡角度，因此，接点4与半导体基板1表面相接面积实际变宽。
接下来，说明图46所示接点构造制造。首先如图7所示，在半导体基板1上顺序层积硅氧化膜21与氮化硅膜22达规定厚度，然后，对位于欲形成元件分离绝缘膜20的区域上的硅氧化膜21和氮化硅膜22有选择地除去。
接下来，如图48所示，进行各向异性蚀刻，形成规定深度的沟道23。形成沟道23时，作为掩膜的硅氧化膜21与氮化硅膜22的端部所形成的沟道23的侧壁蚀刻成与半导体基板1表面成70度以上角度。
然后，如图49所示，在半导全基板1整面用CVD技术或溅射等方法形成作为元件分离绝缘膜20的硅氧化膜24，再通过研磨等方法有选择地除去硅氧化膜24，形成作为沟道蚀刻掩膜的氮化硅膜22的表面显露出来，进行研磨等直到该氮化硅膜22的表面与硅氧化膜24的表面为相同高度为止，形成埋设于沟道23内状态的元件分离绝缘膜20。
然后，如图50所示，顺序有选择地除去氮化硅膜22和硅氧化膜21。然后，同样进行实施例8、14中形成LOCOS分离膜16后的处理，如图46所示的接点构造，或者图46构造的杂质层6a、7a也可以做成形成实施例14中13a、14a这种低浓度杂质层的构造。
利用这样形成的接点构造，与实施例1至14相同，做成在分别形成在杂质层6a、7a、杂质带8的区域的间隙配置形成杂质区9的底面，因而对接点4加上电源时，耗尽层从杂质区9的边界部开始大大的延伸，因此，具有接点耐压提高这种效果。
而且，元件分离绝缘膜20的端部与半导体基板1的边界线可形成为与半导体基板平面成70度以上较陡角度，可以使接点4底面的形成面积实际上加大但不使接点开口面积增大，故而具有可以获得良好的接触电阻这种效果。
此外，如本实施例15那样，即使采取接点4的一部分底面相对于半导体基板1表面按70度以上较陡角度倾斜的接点构造，也可以如实施例9至13，附加作为源极/漏极区域的杂质层以适应MIS型晶体管，而且还可以增加、减少杂质层6、7、杂质带8等。此外，即便改变杂质区9的大小，也可以提高接点结耐压。
实施例16实施例8至15中已经对接点4形成于LOCOS分离膜16元件分离绝缘膜20附近的构造作了说明。本实施例中，利用图51至图55进一步说明接点4与LOCOS分离膜16或元件分离绝缘膜20的位置关系。
图51至图53中，1a示出半导体基板1表面的有效区域，25示出的是对LOCOS分离膜16与元件分离绝缘膜20进行统称的元件分离区，此外，与先前说明所用标号相同的标号表示相同或相应部分。与本图中m-m截面图相当的是图27、图39、图46等所代表的接点构造。
图51中示出的是跨元件分离区域25与有效区域1a的一条边界，在有效区域1a与元件分离区25的上部形成有接点4的状态。而且，图52中元件分离区域25处于曲折状态，接点4是跨元件分离区25与有效区域1a的两条边界形成的。图53示出的是在线状有效区域1a的端部接点4跨有效区域1a和元件分离区域25三条边界配置形成的情况。这样，接点4可以跨各种形状的元件分离区域25来形成。
而且，图54中示出的接点4在元件分离区25上开出接触孔3，在接触孔3内埋设导电物质形成接点4的状态，有效区域1a配置形成在接点附近。图55示出图54所示构造的n-n截面图。图55中，与先前说明所用标号相同的标号表示相同或相应部分。
图55中示出元件分离膜25由LOCOS分离膜构成的情况，在这种接点构造的制造方法中，一直到层间绝缘膜2的层积是与另外的实施例同样地形成的，通过部分除去元件分离区域25形成接触孔3，然后从接触孔3进行与半导体基板1所含导电型相反导电型的杂质注入，在半导体基板1内部形成杂质区9。接下来，在接触孔3内埋设导电物质，形成接点4，再在层间绝缘膜2上与接点4相接配置形成配线5。
图55所示接点构造中，在元件分离区25区域形成有接点4，元件分离区25下部形成为杂质区9，但杂质区9在其附图中与低浓度半导体基板1相接形成PN结，因而接点4加在电压时，耗尽层延伸范围变大，具有接点结耐压提高这种效果。
对于所说明的实施例制造方法，只要最终可获得所要形成的接点构造，不用说也可以采用所说明形成方法以外的形成方法。
本发明如上所述构成，因而具有下述效果。
第一导电型半导体基板内，通过形成第一导电型杂质层和第一导电型杂质带，第一导电型杂质浓度随半导体基板深度的分布具有极小点、极大点，做成在杂质层与杂质带之间形成第二导电型杂质区底面的构造，因而接点上加有电压时，此结产生的耗尽层容易变宽，使接点结耐压提高，可以抑制漏电流产生，可以获得具有稳定特性的接点构造的半导体装置。
通过使杂质层数为一层或多层，可以调整杂质分布的极小点、极大点个数以及在基板内的形成位置，通过将杂质区底面形成在极大点与位于其下部距离最近的极小点之间区域，在对接点加上电压时，该结产生的耗尽层容易变宽，使接点的结耐压提高，可以抵制漏电流产生，从而可以获得具有稳定特性的接点构造的半导体装置。
通过在半导体基板表面形成与杂质区相同的第二导电型杂质层，可以做成与MIS型晶体管对应的构造，MIS型晶体管的源极/漏极电极与各自电极配置形成的接点中，杂质区底面构成为与第一导电型杂质浓度较低浓度的区域相接，因而可提高接点结耐压，从而可以获得具有稳定特性的接点构造的半导体装置。
可以在至少一部分与元件分离区相接的状态下配置形成接点，这种时候，形成于接点下部杂质区底面也构成为与第一导电型杂质浓度为低浓度的区域相接的构造，因而可以提高接点结耐压，从而可以获得具有稳定特性的接点构造的半导体装置。
接点与元件分离区相接配置形成时，在元件分离区与接点相接的区域中，接点底面一部分是埋入在半导体基板内的状态下形成的，因而与接点底面一部分沿半导体基板主面水平形成时相比，底面面积加大，可以在不加大接点大小的情况下实际减小接触电阻。通过埋入部分接点使与基板表面所成的角度变大，来加大底面面积，可进一步降低接触电阻，从而获得具有稳定特性的接点构造的半导体装置。
杂质层在与杂质区相接的区域和与该区域相接具有任意宽度的区域即第一区域中，其杂质浓度较小，在相同杂质层内，在第一区域以外的第二区域内其杂质浓度较大，杂质区与别的区域的接合位置中，接点加有电压时，可以使耗尽层有选择地在低浓度的第一区域方向上延伸，可使接点结耐压提高，从而获得具有稳定特性的接点构造的半导体装置。
而且，相对于接点直径使得杂质区的水平方向形成尺寸为1.2倍大小来形成杂质区水平方向形成尺寸，可以使接点结耐压提高，从而获得其有稳定特性的接点构造的半导体装置。
在接点下部第一导电型半导体基板内形成的第二导电型杂质区的底面构成为与半导体基板内第一导电型杂质分布中的极大点与位于其下部距离最近的极小点之间区域相接，对接点加有电压时，该结产生的耗尽层容易变宽，可以使接点结耐压提高，抑制漏电流产生，从而可以获得具有稳定特性的接点构造的半导体装置。
未形成杂质带的接点构造中，也在半导体基板内形成杂质层，具有规定的杂质分布，成为在其极小点处配置形成杂质区底面的构造，因而接点加有电压时，结位置产生的耗尽层容易延伸，可以提高接点的结耐压，从而可获得具有稳定特性接点构造的半导体装置。
权利要求
1.一种半导体装置，其特征在于包括第一导电型半导体基板；至少一层形成在所述半导体基板中的第一导电型杂质层；透过至少一层所述杂质层并延伸至距所述半导体基板主面规定深度的第二导电型杂质区；形成于所述半导体基板上与所述杂质区相接触的接触导体。
2.如权利要求1所述的半导体装置，其特征在于，至少一层所述杂质层位于比所述杂质区深的位置，而且不与所述杂质区触及。
3.如权利要求1所述的半导体装置，其特征在于，多层所述杂质层由所述杂质区透过。
4.如权利要求1所述的半导体装置，其特征在于，至少一层所述杂质层其中具有与所述杂质区相接触的第一区和从所述第一区延伸的第二区，所述第一区的杂质浓度低于所述第二区。
5.如权利要求1所述的半导体装置，其特征在于，所述杂质区在多个所述杂质层之间或跨所述一个杂质层其杂质浓度较低的位置有一终止底面。
6.如权利要求1所述的半导体装置，其特征在于，所述杂质区比所述接触导体宽。
7.如权利要求1所述的半导体装置，其特征在于，还包括与所述半导体基板所述主面上的所述杂质区相接触形成的第二导电型杂质层。
8.如权利要求1所述的半导体装置，其特征在于，所述接触导体是与所述半导体基板所述主面上形成的元件隔离区相接触形成的。
9.如权利要求1～8中任一项所述的半导体装置，其特征在于，所述接触导体具有一相对于所述半导体基板所述主面倾斜进入所述半导体基板的底面。
全文摘要
本发明解决随半导体装置的高度集成化，按规模原则使元件微细化时，现有接点构造中有结耐压低这种问题。按照本发明，接点4下的杂质区9的底面形成于半导体基板1内规定深度，避开与杂质区9相同导电型的杂质层6、7和杂质带8的形成位置，与包含杂质浓度低的相反导电型杂质的半导体基板1相接，接点4加有电压时耗尽层容易变宽，可以使结耐压提高。
文档编号H01L21/70GK1160292SQ9612310
公开日1997年9月24日 申请日期1996年12月9日 优先权日1996年2月14日
发明者小森重树, 山下朋弘, 犬石昌秀 申请人:三菱电机株式会社